数字逻辑基础（陈光梦）第5章,异步时序电路.PPTVIP

数字逻辑基础 第五章 异步时序电路 异步时序电路的分类 基本型异步时序电路 没有触发器，依靠电路反馈记忆状态，输入信号为电平型信号。 脉冲性异步时序电路 依靠触发器记忆状态，输入为脉冲信号（时钟信号），但是没有统一的时钟，并且将时钟作为显式的输入对待。 5.1 基本型异步时序电路分析 基本型异步时序电路的模型 基本型异步时序逻辑模型的描述 基本型异步时序电路的稳定条件是y = Y。换句话说，在系统达到稳定以后，Y和y总是相同的。 正因为如此，在基本型异步时序电路中不能将y和Y分别看作现态和次态。 基本型异步时序电路分析的例子 基本型异步时序电路状态转换的特点 假定所有输入中每次只有一个输入发生改变，所以没有类似00→11的状态转换。 输入改变以后，到达的总态如果是不稳定总态，则状态转换过程将继续进行，直到到达稳定总态。 基本型异步时序电路分析的一般过程 另一个例子的分析 电路 激励函数和状态流程表 状态转换图 在特定输入条件下的时序图 功能描述 若在输入x2为逻辑1期间，输入x1发生0到1的变化（上升沿），则在随后的x1第一个逻辑1期间输出等于逻辑0，其余时间均输出逻辑1。 若输入x2为逻辑1，则无论输入x1如何变化，输出总是逻辑1。 5.2 基本型异步时序电路中的竞争与冒险 竞争的例子 发生竞争的总态转换过程 输入序列： 00→10→11→01→11 总态转