最终论文 基于VHDL的多功能数字钟设计.doc

西安欧亚学院本科毕业论文（设计） PAGE 西安欧亚学院 本科毕业论文（设计） 题 目： 基于VHDL的多功能数字钟设计 学生姓名： 指导教师： 所在分院： 专 业： 班 级： 二O 年 月 西安欧亚学院本科毕业论文（设计） 基于VHDL的多功能数字钟设计 摘要：本设计为一个多功能的数字钟，具有时、分、秒计数显示功能、校时功能、定时闹钟功能以及校园打铃功能。此数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置，它的计时周期为24小时，显示满刻度为23时59分59秒；校时功能可以根据需要自行设置时间；本课题还应定时闹铃功能，可以在任意时间响闹铃；此外，本课题具有校园打铃功能，即在每天固定时间（春季和夏季作息时间不同）响铃20s。 本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在Quartus II 9.0工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。硬件系统主芯片采用EP1C6TC144，整个软件方案由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证。本系统用晶体振荡器产生时间标准信号，这里采用石英晶体振荡器，然后经过分频得到需要的秒计时信号。根据60秒为1分、60分为1小时、24小时为1天的计数周期，分别组成两个60进制（秒、分）、一个24进制（时）的计数器，构成秒、分、时的计数，实现计时的功能。显示器件选用LED七段数码管，在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。 关键词：数字钟；硬件描述语言；VHDL；FPGA；键盘接口 Multi-Functional Digital Clock Based on VHDL Abstract: The propose of this thesis is to design a multi-functional digital clock with the hour, minute and second display function, time adjusting function, the alarm function and the campus ring function. This digital clock can display hour, minute and second, which has an timing period of 24 hours, and the maximum time is 23:59:59. With time adjusting function, one can set arbitrary time manually. This clock should also have alarm function that can ring at desired time. Besides, this design can be used as a campus ring system, i.e. ring at pre-setted time, which is different at spring and autumn. This design is based on EDA technique, and use VHDL as the programing language. In Quartus II 9.0, we use the Down design method, and constitute a digital clock with several basic blocks. The main hardware IC is EP1C6TC144, and the software scheme contains blocks such as clock block, control block, timing block, LED decoding block, display block and ring block. After compile and simulation, we download the software to FPGA chip. This system need oscillator to generate standard time, then get second