大规模可编程逻辑电路.ppt

CPLD和FPGA的主要区别： 一次性编程：PROM、PAL 重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次； SRAM结构：上万次 MAX系列： 多阵列矩阵（Multiple Array Matrix） 内部结构： 可编程的“与”阵列和固定 “或”阵列实现逻辑功能； 采用EPROM工艺(Classic、 MAX5000)，或EEPROM工艺 （MAX7000、MAX9000）； 属CPLD。 FLEX系列： 灵活逻辑单元阵列 （Flexible Logic Element Matrix） 内部结构： 使用查找表（Look Up Table __LUT）结构来实现逻辑功 能；采用SRAM工艺；属 FPGA。 FLEX10K首次采用嵌入式阵列 （EAB_Embedded Array Block ） APEX20K融合查找表、乘积项、 嵌入式阵列和存贮器于一体。 4. 多层次存贮器系统 分布式的查找表（LUT）可配置为RAM； 集中式的块RAM，每一块RAM为4096位。 5. 能平衡速度、密度的灵活结构 高速算术用的专用进位逻辑，专用乘法器支持，宽输入函数的级联链，有带时钟使能、双同步或异步复位置位的丰富的寄存器、锁存器、内部三态总线等。 7. 基于SRAM的在系统可配置 无限次可再编程特性，四种编程模式。 2.3.2 结构描述 内部由 3类可编程单元组成： 周边是可编程输入/输出模块（IOB）； 核心阵列是可配置逻辑块 （CLB_Configurable Logic Block）; 各模块间的可编程互连资源。 Virtex FPGA结构图 1. 可配置逻辑块（CLB_Configurable Logic Block） CLB是构成可编程逻辑阵列的功能单元，一个CLB分为 两个slice，每个slice由两个逻辑单元（LC）组成。 CLB框图 2. Slice 及逻辑单元（LC_Logic Cell） Slice 原理图 3. 块RAM（Block SelectRAM） 块RAM位于器件的左右两边。每个块RAM的大小为 4096位。可构成每个端口有独立控制信号的全同步双端口 4096 位RAM。两端口的数据宽度能被独立地配置。 4. 输入/输出块 （IOB_ Input/Output Block ） IOB Bank 划分 输入/输出原理图 5. 可编程的布线（4 类） 1）局部布线 2）通用布线 局部/通用布线示意图 3）I/O布线 4）全局布线 全局布线分为： 四个初级全局布线网络； 24 个二级全局布线网络。 4个专用输入引脚（全局时钟）： 全局缓冲器驱动； 最小偏移； 高扇出 例：全局时钟分配 提供高速、低偏移的时钟分配： 全局时钟分配图 6. 延迟锁相环（DLL_Delay Lock Loop） DLL概念：插入不同的延迟，使输入和输出时 钟的上升沿同步。保证时钟沿在器