数字钟的设计及制作.docVIP

武汉理工大学《电工电子综合课程设计》说明书 PAGE 11 摘要 基于数字电子技术基础、模拟电子技术基础和电路原理有关知识，对多功能数字钟电路进行设计和制作。该数字钟可以实现准确显示24小时制时间，手动调节时间，随时启动、清零、置时间等功能，使用方便，制作简单。 本文针对多功能数字钟的各功能进行初步框架设计，并对多种方案进行了认真比较和验证，在此基础上，又进一步详细介绍了时间脉冲发生器、秒分计数器、时计数器、译码及驱动显示电路、校时电路的设计方法和要求。在总体电路图组装完成以后，针对设计好的电路，用Multisim软件进行了仿真与调试，逐步解决设计过程中出现的一系列问题。 在电路设计过程中，特意将选做部分即校时电路部分作为电路设计的主要内容。最后对应的数字钟设计方案对制作好的数字钟功能进行总体验证。 关键词：数字电子技术 脉冲发生器 校时电路 Multisim软件 数字钟的设计及制作 设计目的 1.1设计目的一 进一步熟悉对数字电子技术基础知识的理解，加深对数电知识应用重要性地认识，掌握数字钟的设计、组装和调试方法。 1.2设计目的二 掌握集成电路的使用方法，增强自己动手设计和动手操作的基本能力 1.3设计目的三 加强对作图软件，仿真软件的应用，熟悉操作，掌握好电气工程及其自动化专业学生应该掌握的基本技能。 设计思路 2.1总体设计思路 设计脉冲发生器电路产生脉冲；设计时、分、秒逻辑电路实现时间的正确显示功能；设计时、分、秒校时电路对数字钟显示时间进行基本校正。 2.2具体设计思路 根据已学知识，我们可以用由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源构成我们需要的脉冲发生器；以时基电路555定时器为核心，可以直接作为计数器输入脉冲信号使其进行计数 ，配合译码显示电路构成多功能数字钟的主要部分，控制部分则可以通过直接用开关与74LS290、74LS90等一系列芯片的清零端相连接，直接控制清零，使系统具有随时启动、停止、清零、 计时；校时电路可以通过开关通断控制各芯片脉冲信号的通断，加以手动脉冲，实现准确校时。 设计过程 3.1总体设计框图 总体电路图如图1所示 1脉冲发生器：脉冲发生器是通过应用集成电路定时器555与RC组成的多谐振荡器，产生1Hz的方波脉冲信号。 2 时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒计数器和分计数器为60进制计数器，根据设计要求，时计数器为24进制计数器。 3译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 4 校时电路：用接有电源的线路开关对芯片直接进行脉冲控制，可实现单独调节时、分、秒各部分。 分计数器 分计数器 时计数器 秒计数器 译码器 译码器 译码器 校时电路 脉冲发生器 数码管显示 数码管显示 数码管显示 图1 总体设计框图 3.2方案设计与说明 3.2.1方案一 脉冲发生器：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。 图5 555与RC组成的多谐振荡电路图 用555组成的脉冲产生电路: R1=100Ω，R2=1Ω，C1=0.001μF?，C2=0.01μF则555所产生的脉冲的为:f=1.43/[(R1+2*R2)*10*100*10e6=0.977Hz,而设计要求为1Hz,因此其误差为2.3%。 时间计数器电路：74LS90 图6 74LS90引脚图 74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。 通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下： (1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。 (2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。 (3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。 (4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。 (5)清零、置9功能。 74LS90逻辑功能表 校时电路：在秒个位芯片的脉冲信号输入端加入一个自动调节开关，先阻断正常情况下脉冲发生器输入的1Hz方波信号，然后手动调节开关A加入高频的脉冲，使之能够快速调节。 图4 秒校时电路 3.2.2方案二 脉冲发生器：用555组成的脉冲产生电路，在方案一的基础上，改变RC的配比，使得脉冲发生器产生的脉冲