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实验三8-3优先编码器和3-8线译码器
实验目的
1、熟悉常用编码器，译码器的功能逻辑。
2、熟悉VHDL的代码编写方法。
3、掌握复杂译码器的设计方法。
二、实验原理
1、8-3线优先编码器的真值表。
X1
X2
X3
X4
X5
X6
X7
X8
Y2
Y1
Y0
X
X
X
X
X
X
0
X
0
0
0
X
X
X
X
X
0
1
X
0
0
1
X
X
X
X
0
1
1
X
0
1
0
X
X
X
0
1
1
1
X
0
1
1
X
X
0
X
1
0
0
X
0
1
1
1
1
X
1
0
1
0
1
1
1
1
1
1
X
1
1
0
1
1
1
1
1
1
1
X
1
1
1
2、逻辑表达式：
Y2=X4X5X6X7
Y1=~(~(X2)X4X5|~(X3)X4X5|~(X6)|~(X7));
Y0=~(~(X1)x2X4X6|~(X3)X4X6|~(X5)X6|~(X7));
2、3-8线码器
总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。
三、实验连线
1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPCJTAG口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤及波形
按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。
8-3优先编码器参考代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYencodeIS
PORT(XINA:INSTD_LOGIC_VECTOR(7DOWNTO0);
Y0,Y1,Y2:OUTSTD_LOGIC;
OUTA:OUTSTD_LOGIC_VECTOR(7DOWNTO0);
LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0)
);
ENDencode;
ARCHITECTUREADOOFencodeIS
SIGNALLED:STD_LOGIC_VECTOR(2DOWNTO0);
SIGNALXIN:STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
XIN=XINA;
LEDW=000;
PROCESS(XIN)
BEGIN
CASEXINIS
WHENx00=OUTA=x3F;
WHENx01=OUTA=x06;
WHENx02=OUTA=x5B;
WHENx04=OUTA=x4F;
WHENx08=OUTA=x66;
WHENx10=OUTA=x6D;
WHENx20=OUTA=x7D;
WHENx40=OUTA=x07;
WHENx80=OUTA=x3F;
WHENOTHERS=OUTA=x3F;
ENDCASE;
ENDPROCESS;
PROCESS(XIN)
BEGIN
CASEXINIS
WHENx01=LED=001;
WHENx02=LED=010;
WHENx04=LED=011;
WHENx08=LED=100;
WHENx10=LED=101;
WHENx20=LED=110;
WHENx40=LED=111;
WHENx80=LED=000;
WHENOTHERS=LED=000;
ENDCASE;
ENDPROCESS;
Y2=LED(2);
Y1=LED(1);
Y0=LED(0);
ENDADO;
3-8译码器参考代码：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYDECODEIS
PORT(DATA_IN:INSTD_LOGIC_VECTOR(2DOWNTO0);
LEDOUT,DATA_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);
LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0)
);
ENDDECODE;
ARCHITECTUREADOOFDECODEIS
SIGNALOUTA,D_OUT:STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
LEDW=000;
PROCESS(DATA_IN)
VARIABLEDIN:STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
DIN:=DATA_IN;
LEDOUT=OUT
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