Lattice可编程逻辑器件ispLSI1016与AlteraEPM7032器件比较.doc

Lattice可编程逻辑器件ispLSI1016与AlteraEPM7032器件比较 电两南研美 spLsI 图国 图APPLICATlONSamp;DEVELOPMENTS Lattice可编程逻辑器件ispLSI1016-~ AlteraEPM7032器件之E匕较 ml嘶ts舳盯aEPM7蚴了n{ 赵元平上海莱迪思半导体 ,,～ 引言 本文针对Lattl~:eispLSl1016和A[teraEPM 7032两种高密度可编程逻辑器件(HDPLD)芯片进行 比较.指出它们在结构,性能方面的差异.并讨论它们在 设计运用中的局限性. 关于两种芯片的基本结构.请参见图l和图2.它 们分别示出了LatticeispLS11016的万能逻辑块 (GIB)结构和AlteraEPM7032的宏单元结构.同时 还可参见图3和图4.这两幅图示出了LatticeispLSI 1016和AltersEPM7032芯片的总体结构. 关于乘积项之比较 在A[teraEPM7032芯片中.每个宏单元仅包含 一 个触发器.每个触发器具有五个乘积项.若欲扩充乘 积项须通过邻近的宏单元来实现.从邻近宏元引入的 乘积项称为集合.每个宏单元最多可引入3个集合. 这些乘积项之集合实际上是通过平行逻辑扩展器引 察总市线 和输出布线K O 图1LatticeispLSI1016器件万能逻辑块结构 136夸g电子i晰年?日B 输出使能 人宏单元的.象这样从其它宏 单元引入的乘积项就无法再派 其他用场.每个输出所对应的 乘积项最多可扩展到2O项.如 果用宏单元来产生这些乘积 项,这些宏单元就不能再作它 用. ispLSI1016芯片的GLB 中含有所谓乘积项共享的结 构,而EPM7032却没有.is. pLSI1016芯片中的乘积项共 享阵列及其4-4—57的乘积项 格局,使得每个GLB输出对 应的乘积项多达2O个.而且同 一 GLB中的其它输出还可共 享这2O个乘积项中的某几 项.这为芯片的使用提供了高 度的灵活性,尤其是在与GLB ■●_ll 一 0 ^TTl 应用与开崖 S S 图国 图APPLIOATIONSamp;DEVEL0PMENTS 互联号幕积碘有个秉軎}砸 每十左单元仅有四十乘积项 密单元逵宦为71n5 每十器件/宏单无仅有一个同书时钟 国2AIteraEPM7032器件宏单元 国3LatticeispLSl1016器件功能方框图 硬件异或能力结合运用 时.由于一个触发器可对应 七个乘积项,因而无需乘积 项共享功能的介入就能实 现更加复杂的逻辑功能.这 对于EPM7032来说是不 可能的.此外.ispLS11016 还为用户提供了一条四乘 积项直通的高速通道. 关于乘积项和时间性 能的比较 当通过平行逻辑扩展 器从邻近宏单元引入乘积 项时,AIteraEPM7032芯 片将引入2ns的附加时 延.这不能不说是一种性能 上的缺陷.此外,从逻辑扩 展器引入的乘积项,由于必 须将其反馈到逻辑阵列中 去,还应计入7ns的时 延.如果上述两种情况同时 存在.则由这类缺陷所导 N2致的附加时延将累计达到 9ns.一旦有超过五个乘积 项的方程存在,这种恶果就 势在难免.然而当Lattice ispLSI芯片中的乘积项从 4个增加加个时,由乘积 项共享阵列所导致的附加 时延仅为1,5ns. 关于异或能力之比较 EPM7032不具有硬 件异或功能(其宏单元中的 异或门仅用作极性控制,不 对用户开放).其异或功能 必须通过与一或项才能 实现.这不仅会浪费宝贵的 资源而且还会导致较大的 信号时延.由此而造成的器 ELECTR0ⅣICS1.ODAyFE丑R眦Ry2I,,6137 应用局开簋 图国 图瞄APPLfCATIONSamp;DEVELOPMENTS 圜4AlteraEPM7032器件功能方框图 块(LAB)一个,每个使能 信号占用一个器件端口. ispLSl1016则投有直通 OE信号.其输出使能信号 是用GLB通过乘积项产 生的.对于ispLSI1016以 及整个ispLSI系列,每个 巨型逻辑块有一个OE信 号.对于Altera芯片而言, 采用乘积项来产生OE信 号时,必须将此信号连至 一 个引脚(占用一个宏单 元),然后再从芯片外部用 导线将信号送回到芯片的 直通输入端,这样方能获 得一个实际的输出使能信 号.Lattice芯片采用乘积 项作为OE信号的做法. 件速度障碍有时会达到不能容忍的地步.LatticeispLSI无疑是一种速度更快,效率更高的方法. 器件的硬件异或功能所耗用硬件资源最少而其功能却 不少这种硬件异或功能对于计数器,比较器,译码器和关于编稻}技术之比较 加法器的实现是非常有用的. 关于时钟之比较 EPM7032芯片仅有一个可以驱动所有宏单元