新型多核网络处理器讲义.ppt

* 根据思科目前公开的资料，看不出QFP运行了任何OS和微内核。 硬件抽象层做一些简单的Tensilica Xtensa ISA的初始化、TLB的设备、中断的处理、内存的划分等。 例如，对于主控CPU而言，QFP的控制寄存器就是主控CPU可见的一批内存映射I/O地址，可以被读、写等。QFP Driver逻辑就是完成QFP驱动的Linux核心模块。 * 思科没有透露QFP多核上软件结构的细节，文章作者猜测QFP的160个线程在功能上分为： 控制线程：功能是在QFP的多核上提供与ESP卡上主控CPU的通信。比如，从HT接口接收来自主控CPU的各种控制消息，将QFP的各种状态和Log数据等发回给主控CPU。FIB表的更新路径是：控制平面通知并发送给ESP的主控CPU，主控CPU通知并发送给QFP的控制线程，控制线程通过IPC将FIB存储在其能访问的内存中。 数据线程：包处理。 * 线卡称为SPA（Shared Port Adaptor） 线卡接口模块SIP（SPA Interface Processor）：一个SIP模块上可以插入1~4个SPA线卡，支持以太网、ATM、POS等包格式端口。 * 可支持两个控制平面卡（RP），提高系统控制面的HA 可支持两个ESP卡（即两个QFP），一主一备，提高系统数据面的HA 可支持多个SIP，每个SIP可支持1~4个SPA线卡 每个ESP上有两个ESI芯片，主ESP与备用ESP通过专门的一个ESO连接进行通信，完成任务状态备份，以保证ESP之间的HA。 * 2个Power e500核，时钟频率1.2GHz~1.5GHz，双发射超标量7级流水线结构。 每个核具有32KB的指令缓存和32KB的数据缓存，共享一个1MB的L2高速缓存。 四个强大的引擎：表查找单元，提供复杂的表查找和包头检查；一个模式匹配引擎，处理正规表达式匹配；压缩/解压缩引擎，处理文件的压缩/解压缩；安全引擎，加速VPN中IPSec与SSL/TLS的密码运算。 2个集成的DDR2/DDR3存储控制器 局部总线：支持存储器控制器。 4个集成的以太网控制器（SGMII） X4 Serial RapidIO 和 x3 PCI-X高速互连接口：有了4个串行RapidIO接口，MPC8572E可用作控制面处理器，处理复杂的、计算密集的控制面处理任务，而通过Rapid与数据面上的网络处理器和/或ASIC进行高速连接。 2个集成的4通道DMA控制器 片上网络交换结构：这是Freescale创新的片上非阻塞式纵横交换结构，也叫做OceaN（片上网络），它提供的典型带宽是每个端口22Gbps峰值速率，且每个端口提供独立的事务队列和流程控制。 * 新的多核SoC面向通信应用，包含了未来多核芯片设计需要的全部部件： 32位通用处理器核：Power e500-mc，每个核拥有自己的L2 cache，所有核共享一个L3 cache（几个MB）。 QUICC引擎：数据包处理。 片上加速器：查表单元，模式匹配引擎，压缩/解压缩引擎，加密安全引擎。 数据路径资源管理：管理数据传输。 接口：存储控制器，PCI-X，网络接口等。 片上高速互联结构CoreNet：这是该平台唯一一个新的部件，能够将32个以上的Power e500-mc连接起来，构成完全一致的片上网络。CoreNet对于Freescale多核SoC的成功至关重要。随着内核数量的增加，传统多分支总线上的核间总线数据传输量将很快达到饱和。如果CoreNe获得成功，它将帮助Freescale的多核芯片具有与众不同的鲜明特色； 如果成为瓶颈，则将危及Freescale的整个多核战略。 CoreNet的重要特性是： 支持同构和异构的多核设计 支持交换架构上多个同时出现的会话 在每个处理器内核的L2高速缓存之间保持一致性，也与共享的L3高速缓存保持一致性 允许多个外部存储控制器同时访问交换架构，而不会阻塞 具有多个地址仲裁器和自动缓冲区。Freescale将CoreNe描述为“自路由器”，表明这是一个基于包的片上网络，处理器核、加速器和其它片上资源都拥有一个内部的网络地址。 * 64个相同的处理器核（称为tile ）通过Tilera的iMesh片上网络互连在一起。 每个核采用3路超长指令字流水线结构，每个核是一个全功能的处理器，包括集成的L1和L2高速缓存和一个非阻塞的交换机，交换机将处理器核连接到mesh中。 集成了完全的存储和I/O控制器，从而不再需要外部的南桥或北桥。（北桥连接CPU和内存，南桥负责I/O总线之间的通信）。 集成了10G及1G以太网接口、PCI接口、串口等。 支持C/C++编程 每个核可以独立地运行一个完整的操作系统，或者几个核可以一起运行一个多处理OS，如SMP Linux。 可以