数字集成电路-从HDL到版图.ppt

第10章 Verilog操作符;操作符类型;Verilog中的大小(size)与符号;算术操作符;按位操作符;逻辑操作符;逻辑反与位反的对比;一元归约操作符;移位操作符;关系操作符;相等操作符;相等操作符;相等操作符;条件操作符;条件操作符;级联操作符;复制;复习;第11章 行为建模;行为描述;过程(procedural)块;过程赋值(procedural assignment);过程时序控制;简单延时;边沿敏感时序;wait语句;命名事件(named event);行为描述举例;RTL描述举例;块语句;块语句（续）;延迟赋值语句;延迟赋值语句;非阻塞过程赋值;非阻塞过程赋值（续）;非阻塞过程赋值（续）;非阻塞过程赋值（续）;非阻塞过程赋值（续）;非阻塞过程赋值（续）;条件语句（if分支语句）;条件语句（case分支语句）;条件语句-case语句;循环(looping)语句;循环(looping)语句-repeat;. . . reg [7: 0] tempreg; reg [3: 0] count; . . . count = 0; while (tempreg) // 统计tempreg中 1 的个数 begin if (tempreg[ 0]) count = count + 1; tempreg = tempreg 1; // Shift right end end . . .;... reg clk; initial begin clk = 0; forever begin #10 clk = 1; #10 clk = 0; end end ...;// X检测 for (index = 0; index size; index = index + 1) if (val[ index] === 1bx) $display ( found an X); // 存储器初始化; “!= 0”仿真效率高 for (i = size; i != 0; i = i - 1) memory[ i- 1] = 0; // 阶乘序列 factorial = 1; for (j = num; j != 0; j = j - 1) factorial = factorial * j;;行为级零延时循环;持续赋值(continuous assignment);持续赋值(continuous assignment)(续);持续赋值(continuous assignment)(续);持续赋值(continuous assignment)(续);复习;第12章 TUI调试;术语及定义;纵览 ;进入交互模式 ;进入交互模式 ;退出仿真 ;退出仿真 ;用Verilog-XL调试 ;用Verilog-XL调试 ;NC Verilog调试 ;NC Verilog调试 ;Verilog的断点 ;Verilog的断点 ;NC Verilog断点 ;NC Verilog断点 ;显示及设置调试作用域;显示及设置调试作用域;设计反编译;遍历设计;显示信号值;显示信号值;显示信号驱动;显示信号驱动;在Verilog-XL中修补设计;在NC Verilog中修补设计;在NC Verilog中修补设计;跟踪仿真动态;跟踪仿真动态;跟踪仿真动态;跟踪仿真动态;命令历史列表;保存及重启动仿真;保存及重启动仿真;在Verilog-XL中执行playing back TUI命令;在Verilog-XL中重新执行TUI命令;在NC Verilog中重新执行TUI命令;在NC Verilog中重新执行TUI命令;建立波形数据库;其它Tcl命令;其它Tcl命令;总结;复??;第13章 使用图形调试环境;术语及定义;启动图形环境;SimControl;后处理环境;交互及后处理;SimControl菜单及工具条;Source Browser;选择对象;选择对象;设置断点;设置断点;Navigator;Navigator;Signal Flow Browser（信号流浏览器）;Signal Flow Browser（信号流浏览器）;Signal Flow Browser（信号流浏览器）;Signal Flow Browser（信号流浏览器）;Watch Objects Windows（信号观察窗口）;Watch Objects Windows（信号观察窗口）;总结;复习