基于verilog的数字时钟设计.docVIP

基于verilog的数字时钟设计 姓 名：张明 学 号 专 业：电子信息工程 班 级：093251 指导教师：朱志甫 2012年11 月9 日 摘要 随着基于CPLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制用计算机等领域的重要性日益突出。作为一个学电子信息专业的学生，我们必须不断地了解更多的新产品信息，这就更加要求我们对EDA有个全面的认识。本程序设计的是基于VHDL的数字时钟。采用EDA作为开发工具，VHDL语言为硬件描述语言，QUARTUS II作为程序运行平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。本程序使用的硬件描述语言VHDL，可以大大降低了硬件数字系统设计的入门级别，让人感觉就是C语言的亲近。 ABSTRACT With the EDA-based CPLD development and application of technology to expand the field of depth, EDA technology in electronic information, communications, automatic control with the importance of computer and other fields have become increasingly prominent.. As a professional electronics and information science students, we must continue to learn more about the new product information, which requires us to more EDA has a comprehensive understanding of。The program design is a simple flower design。The use of EDA as a development tool, VHDL language for hardware description language, MAX + PLUS II program runs as a platform for the development of procedures by running through the debugging, waveform simulation, the initial realization of the design goals。This procedure used in hardware description language VHDL, the hardware can significantly reduce the number of entry-level system design, give people the impression that a close relative of C language. PAGE 1 PAGE 1 目 录 目录1 需求分析2 系统框图说明3 设计步骤4 Verilog代码5 功能仿真6 实验总结7 摘要7 = 1 \* ROMAN I需求分析 一：设计定位 目的要求：分析设计问题，抽象出逻辑关系，用Verilog HDL语言 实现多功能数字时钟，并且在此基础上进行进一步的功能扩充，从而进一步熟悉Verilog HDL语言和DE2电路板平台在解决实际问题中的应用。同时通过实习的设计加深对通信专业以及硬件的了解，加强团队合作以及培养动手能力。 二：功能描述 基本功能： 计时功能：能显示 年、月、日、时、分、秒，能选择24/12 小时显示模式，在七段管上上午用英文字母A、下 午用英文字母P 表示。 天。 三：设计实现的可行性 小组成员对Veriog HDL语言的学习有较好的基础，同时前期的硬件实验有对DE2开发板有较深的了解。 四：硬件基础 ALTER DE2开发板 五：软件基础： Quarters п软件 = 2 \* ROMAN II．系统框图与说明 数字钟框图 1.数字钟电路系统 2.秒计数器计满60后