数字集成电路设计与HDL语言.PPT

浙大微电子 第六讲数字集成电路设计与硬件描述语言 浙大微电子 韩雁 hany@zju.edu.cn 4、VHDL介绍 VHDL程序的基本单元与构成 例1. 多路选择器 entity mux is generic(m:TIME:=1ns)； port(A,B,T: in BIT；Z: out BIT)； end mux; 当条件T成立时, 输出A路信号; 当条件T不成立时, 输出B路信号 architecture connect of mux is begin Cale：process(A，B，T) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=A and T； tmp2:=B and (not T)； tmp3:=tmp1 or tmp2； Z=tmp3 after m； end process； end connect： 例2. 半加器 -- The entity declaration entity Half_adder is port (