计算机组成与结构第6章 存储器的结构.pptVIP

页面调度： 当虚页不在主存中时，通过中断方式进行预调或请调； 若主存已满，可按淘汰算法先把可替换的内容转入虚存再把所需页调入主存。 页式虚拟存储器的优点与不足 优点：根据存储器自身的物理结构分页，有利于存储空间的利用与整体处理。 不足：页的划分不能反映程序的逻辑结构，给程序的执行、保护与共享带来困难 思考：有哪些淘汰算法？P237 本课程由电子科大成都学院计算机系制作 。您对教学和教材有何意见，请与作者联系：LFQ501@ Page ? * 本课件由罗福强设计 HELP：LFQ501@ 主要内容： 6.1 并行主存储器系统 6.2 高速缓冲存储器Cache 6.3 虚拟存储器 结构第6章 存储器 6.1 并行主存储器系统 图 4.1 单体单字存贮器 一个字长为W位的单体主存，最大频宽Bm=W/TM。假设存贮器字长W等于CPU的字长，则CPU从主存读信息的速率就为W/TM。  图 4.2 单体多字(m=4)存贮器 要提高主存频宽Bm，在相同技术件条件（即相同的存贮周期TM）下，只能发展多字存贮器。 多体(m=4)交叉存贮器 多体交叉存贮器的编址方案：交叉编址 例如：地址的模4低位交叉编址 4个分体分时启动的时间关系 多体交叉存贮器的启动方式：同时访问或者分时启动 能并行读出多个CPU字的单体多字和多体单字、多体多字的交叉访问主存系统称为并行主存系统。 6.2 高速缓冲存贮器(Cache) 6.2.1 基本原理 为了加速调块，一般让每块的容量等于在一个主存周期内由主存所能访问到的字数，因此在有Cache存贮器的主存系统都采用多体交叉存贮器，例如，IBM 370/168的主存是模4交叉，每个分体是8个字节宽，所以Cache的每块为32个字节；CRAY—1的主存是模16交叉，每个分体是单字宽，所以其指令Cache(专门存放指令的Cache)的块容量为16个字。  另外，主存被机器的多个部件所共用，应尽量提高Cache的访主存优先极，一般应高于通道的访主存级别，这样在采用Cache存贮器的系统中，访存申请响应的优先顺序通常安排成Cache、通道、写数、读数、取指。因为Cache的调块时间只占用1~2个主存周期，这样做不会对外设访主存带来太大的影响。 6.2.2 地址的映象与变换 图 4.33 全相联映象规则 1. 全相联映象和变换 2. 直接映象及其变换 3. 组相联映象及其变换 4. 段相联映象 6.2.3 替换策略 全相联映象LRU法经堆栈实现(需要有相联比较功能) 1. 堆栈法 组相联LRU法经寄存器实现(每组一个，需要有相联比较功能) 2. 比较对法 比较对法的基本思路是让各个块成对组合，用一个触发器的状态来表示该比较对内两块访问的远近次序，再经门电路就可找到LRU块。例如有A、B、C3 块，互相之间可组合成AB、BA、AC、CA、BC、CB6 对，其中AB和BA、AC和CA、BC和CB是重复的，所以只需取AB、AC、BC 3 对。各对内块的访问顺序分别用“对触发器”TAB、TAC、TBC表示。TAB为“１”，表示A比B更近被访问过；TAB为“0”，表示B比A更近被访问过。TAC、TBC也类似定义。这样，当访问过的次序为A B C，即最近访问过的为A，最久未被访问过的为C，则这三个触发器状态分别必为TAB=1，TAC=1，TBC=1。 如果访问过的次序为B A C，C为最久未被访问过的块，则此时必有TAB=0, TAC=1, TBC=1。 因此以最久未被访问过的块C作为被替换掉的块的话，用布尔代数式必有 用比较对法实现LRU算法 现在来分析比较对法所用的硬件量。由于每块均可能作为LRU块，其信号需要用一个与门产生，所以有多少块，就得有多少个与门；每个与门接收与它有关的触发器来的输入， 例如ALRU与门要有从TAB、TAC来的输入，BLRU要有从TAB、TBC来的输入，而与每块有关的对数为块数减去1，所以与门的扇入数是块数减去1。若p为块数，两两组合，比较对触发器的个数应为 ，即为p·(p-1)/2。表4.2给出了比较对法块数p的取值与门数、 门的输入端数及比较对触发器数的关系。 表 比较对触发器数、门数、门的输入端数与块数的关系 综上所述，替换算法实现的设计是围绕下述两点来考虑的：一是如何对每次访问进行记录(使用位法、堆栈法、比较对法所用的记录方法都不同)； 二是如何根据所记录的信息来判定近期内哪一块是最久没有被访问过的。由此可见，实现方法和所用的映象方法密切相关。例如，对于主存—辅存存贮层次的全相联映象宜于采用使用位法或类似的方法，而不宜