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专用集成电路综合设计题目与要求: 题忖：4位10进制频率计ASIC设计 要求：VHDL代码参考下面(VHDL实验三8位16进制频率设计)，将VHDL代码转化为逻辑电路图后在tanner 软件的S-EDIT上重画，用T_spice完成模拟分析、用L_EDIT完成口动布局布线形成版图、并完成WS对比等完整的 设计过程。依据设计过程写出设计报告。 VHDL实验三 8位16进制频率计设计 (1)实验忖的：设计8位16进制频率计，学习较复杂的数字系统设计方法。 ⑵实验原理：根据频率的左义和频率测虽的基木原理，测定信号的频率必须冇一个脉宽为］秒的输入信号脉冲计 数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0,为下一测频计数周期作好准备。测频控制信号可以 由?个独立的发牛器來产主，即图3?2中的FTCTRLc根据测频原理，测频控制时序可以如图3?1所示。 设计要求是：FTCTRL的计数使能信号CNT_EN能产牛…个1秒脉宽的周期信号，并对频率计屮的32位二进制计数器 COUNTER32B (图3?2)的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持 其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的［?跳沿将计数器在前1秒钟的计数值锁存进锁存器 REG32B屮，并由外部的16进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的 清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为卜T秒的计数操作作准备。 (3)实验内容1：分别仿真测试模块例7-7、例7-8和例7-9,再结合例7-10完成频率计的完整设计和硕件实现，并 给出其测频吋序波形及其分析。建议选实验电路模式5； 8个数码管以16进制形式显示测频输出；待测频率输入FIN山 clxkO输入，频率可选4Hz、256HZ、3Hz...50MHz等；1HZ测频控制信号CLK1HZ可由clock2输入(用脚戯选1 Hz)。 注意，这时8个数码管的测频显示值是16进制的。 ⑷实验内容2：将频率计改为8位1()进制频率计，注意此设计电路的计数器必须是8个4位的1()进制计数器，而 不是1个。此外注意在测频速度上给予优化。 ⑸实验内容3：用LPM模块取代例7-8和例7-9,再完成同样的设计任务。 ⑹ 实验内容4：用嵌入式锁相环PLL的LPM模块对?实验系统的50MHz或20MHz时钟源分频率，PLL的输出信 号作为频率计的待测信号。注意PLL的输入时钟必须是器件的专用时钟输入脚，目.输入频率不能低于16MHz。 (7)实验报告：给岀频率计设计的完整实验报告。 【例7?7】 LIBRARY IEEE;--测频控制电路 USE IEEE?STD_LOGIC_1164?ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS --1Hz--计数器时钟使能--计数器清零 --1Hz --计数器时钟使能 --计数器清零 一输出锁存信号 --丄Hz时钟2分频 CNT_EN : OUT STD_LOGIC; RST_CNT : OUT STD_LOGIC; Load : OUT STD_LOGIC ); END FTCTRL; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC; BEGIN PROCESS( CLKK ) BEGIN IF CLKK1 EVENT AND CLKK = I1 THEN Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK) BEGIN IF CLKK= 0 1 AND Div2CLK= 1 0 THEN RST_CNT= I1 产生计数?ft 零信号 ELSE RST_CNT = O; END IF; END PROCESS; Load = NOT Div2CLK; CNT_EN = Div2CLK; END behav； 【例呦 LIBRARY IEEE;-?32位锁存器 USE IEEE?STD_LOG：IC_：L：L64 .ALL; ENTITY REG32B IS PORT ( LK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR (31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END REG32B; ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LKZ DIN) BEGIN IF LKEVENT AND