存储器及其接口技术.ppt

连接地址线及读写控制线 高4位数据线 低4位数据线 2114(1), 2114(2)一组；2114(3), 2114(4)一组；每组8位数据线。 增加1条译码输出，地址范围：0400H～07FFH A11 A10 地址 0 0 0000H~03FFH 0 1 0400H~07FFH 组内进行的是位的扩充，即芯片（1）和芯片（2）为一组，芯片（3）和芯片（4）为二组。 组间进行的是字的扩充，即一组和二组进行的是字的扩充 图 由1K×4 SRAM构成的4K×8存储器模块 上图从行的角度来看 ，有两行，每行有四列即四个芯片，列间四个芯片进行的是字的扩充。由四个1K*4的芯片构成4k*4的存储器系统。行之间进行的是位的扩充。由两个4k*4存储器组成了一个4k*8位的存储器系统。 上图从列的角度来看 有4列，每列有两行即两个芯片。行间进行的是位的扩充，由1k*4的芯片组成1k*8的存储器系统。这四列列之间进行的是字的扩充。由4个1k*8的存储器组成4k*8的存储器系统。 本章问题 随机读写存储器的主要特点是什么？静态RAM和动态RAM不同点是什么？ 半导体存储器的主要指标有哪些？ 利用高位地址线产生片选的方法有哪些？ 全译码和部分译码的特点分别是什么？ 本章作业 5.55.7 5.10 （1）（3） 5.12 本章完毕，祝学习进步！ 图 全地址译码电路 A19—A16需全部为1，A13—A15需全部为0，CS1才可能为低。 图 另一种全译码电路 A19需为1，A13—A18需全部为0，CS1才可能为低。 　　(2)部分译码方式 　　部分译码：系统中高位地址线，只有一部分作为译码器的输入产生片选信号，对存储器芯片进行选址。缺点是存在地址重叠问题，如下图所示。 (3)线选方式 线选法：选用高位地址线中的某一根，来单独选中某个存储器 图 部分地址译码连接 A19、A18、A16、A15、A13需全部为1才能选中该芯片，A14、A17未参加译码，有地址重叠问题。 图 线选法构成的8K×8bit存储器的连接图 2. 地址译码器电路 　　前面所用的译码器电路都是用门电路构成的，这仅仅是构成译码器的一种方法。在工程上常用的译码电路还有如下几种类型： 　　(1)利用厂家提供的现成的译码器芯片。例如，74系列的138、139、154等均可选用。这些现成的译码器已使用多年，性能稳定可靠，使用方便，故常被采用。 　　(2)利用厂家提供的数字比较器芯片。例如，74系列的682～688均可选用。这些芯片用作译码器，对改变译码地址带来方便。在那些需要方便地改变地址的应用场合，这些芯片是很合适的。 　　(3)利用ROM作译码器。事先在ROM的固定单元中固化好适当的数据，使它在连接中作为译码器使用。这在批量生产中用起来更合适，而且也具有一定的保密性。但它需要专门制作或编程，在科研中使用略显麻烦。 　　(4)利用PLD。利用PLD编程器可以方便地对PLD器件进行编程，使它满足译码器的要求。只要有PLD编程器，原则上就可以构成各种逻辑功能，当然也可以构造译码器，而且其保密性能会更好一些。 3.译码芯片74LS138 74LS138译码器是常 用的译码芯片，功能是3 －8译码器，有三个“选 择输入端”C、B、A和三 个“使能输入端” G1、 G2A，G2B以及8个输出端 Y7--Y0 图 译码芯片74LS138 表 74LS138功能表 4.译码芯片74LS139 74LS139是一款2-4译码器，其内部分为A、B两组译码器， 可分别单独使用，其引脚如下图所示： 图 译码芯片74LS139 1E、2E：第1、2两组译码器的使能 端，低电平有效。 1A、1B：第1组的编码输入信号 1Y0—1Y3:第1组的译码输出信号。 2A、2B：第2组的编码输入信号 2Y0—2Y3:第2组的译码输出信号。 表 74LS139译码器真值表 例题1：用1K×4bit芯片2114构成4KB存储器在Z80 系统总线上的连接，如下图所示。 例题2：具有RAM和ROM的系统连接图。利用 1K×8bit芯片8708ROM和2114（ 1K×4位RAM）构成4KB ROM和1KB RAM系统。 需要4片8708 2片2114 (二) CPU与存储器的连接示例 1.静态RAM与CPU的连接 假定一个存储器的容量为M×N位，若使用e×k位的芯片进行扩充。 （1）如果eM,k=N,则仅需要进行字的扩充。需要M/e个芯片 （2）如果e=M,kN,则需要进行位的扩充。需要N/k个芯片 （3）如果eM.kN,则需要字和位同时进行扩充。需要(M/e)*(N/