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2016-5-9 实验报告 数字电路与逻辑设计实验 电子工程学院 北京邮电大学 目录 TOC \o 1-5 \h \z \o Current Document 实验名称和实验任务要求 3 \o Current Document Quartus II原理图输入法的设计与实现 3 \o Current Document 用VHDL设计与实现组合逻辑电路 3 \o Current Document 用VHDL设计与实现时序逻辑电路 4 \o Current Document 用VHDL实现相关电路 4 \o Current Document 端口说明及连接图 5 \o Current Document 实验三(3 ) 5 端口说明 5 \o Current Document 连接图 5 \o Current Document 实验四 5 端口说明 5 连接图 6 \o Current Document VHDL代码和原理图 7 \o Current Document 实验一 (2 ) 7 \o Current Document 实验三(3 ) 7 \o Current Document 仿真波形图 9 \o Current Document 实验一 (2 ) 9 实验三(3 ) 9 \o Current Document 仿真波形图分析 10 \o Current Document 故障及问题分析 11 \o Current Document 总结和结论 13 14参考文献 14 实验名称和实验任务要求 Quartus II原理图输入法的设计与实现 用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块 单元； 用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并 下载到实验板。使用拨码开关作为输入，LED作为输出； 使用74LS1383-8线译码器实现逻辑函数F = CBA + CBA + CBA，仿真 验证功能，并下载到实验板测试。使用拨码开关作为输入，LED作为输 出。 用VHDL设计与实现组合逻辑电路 数码管译码器 用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能， 并下载到实验板验证。使用拨码开关作为输入，7段数码管作为输岀。 8421码转Grey码译码器 用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验 证功能，并下载到实验板验证。使用拨码开关作为输入丄ED作为输出。 4人表决器 用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不 通过。仿真验证其功能。 用VHDL设计与实现时序逻辑电路 分频器 用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方 波。仿真验证功能。 8421十进制计数器 用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功 能。 组合计数器、分频器、数码管译码器 将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板 显示计数结果。 用VHDL实现相关电路 用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。 端口说明及连接图 实验三（3 ） 端口说明 输入端口 clock, clr :时钟信号，清零信号 输岀端口 display :控制数码管显示 ctl :控制数码管阳极 连接图 di$pla)(6..O] 实验四 端口说明 输入端口 elk:时钟信号 输出端口 row, r_col,g_col:分别控制点阵行列信号 dk current_state lineC linei li? lireS lines lir^e lire? Ilnoe 连接图 row-1 WideOr3 WideOr2 WideOrl WideOrO row-0 row[7..0] r_8l[7?0 ^g_rol[7?0] VHDL代码和原理图 实验一(2 ) 实验三(3 ) library ieee; use ieee.std_logic_1164all; entity autoseg is port ( clock，dr: in std_logic; display: out std_logic_vector(6 downto 0); ctl: out std_logic_vector(7 downto 0) ); end autoseg; architecture autoseg of autoseg is comp orient divl2 is port( elk: in std_logic; clear: in std_logic; clk_out: out std_logic ); end component;