数字电路第9、10章.pptVIP

第9章 可编程逻辑器件及Verilog语言 在表示长数据时还可以用下划线“_”进行分割以增加程序的可读性， 16 ’b 1001_0110_1111_zzzz //is legal syntax 8’b_1110_1101 //is illegal syntax 8’d -6 //this is illegal syntax -8’d6 //this is legal syntax 9.6.3 4选1数据选择器及仿真研究 整数的表示法 第9章 可编程逻辑器件及Verilog语言 case (表达式) 选项值1: 语句1； 选项值2: 语句2； 选项值3: 语句3； … default: 缺省语句; endcase 9.6.3 4选1数据选择器及仿真研究 case语句的语法结构 module mux4_1(out,in0,in1, in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) begin if(sel==2b00) out=in0; else if(sel==2b01) out=in1; else if(sel==2b10) out=in2; else if(sel==2b11) out=in3; else out=1bx; end endmodule 第9章 可编程逻辑器件及Verilog语言 9.6.3 4选1数据选择器及仿真研究 例9.6.5——用if-else语句 if (表达式1) 语句1; else if (表达式2) 语句2; else if … else 语句n; 第9章 可编程逻辑器件及Verilog语言 9.6.3 4选1数据选择器及仿真研究 if-else语句 begin 语句1; 语句2; ...... 语句n; end 顺序块语句begin-end 语句按顺序执行 module add_full(A,B,C,Carry,S); input A,B,C; output Carry,S; assign S = A^B^C; assign Carry = (AB)|(BC)|(AC); endmodule module add_full4(A,B,C,S); input[3:0] A,B; output[3:0] S; output[4:0] C; assign C[0]=0; add_full u1(A[0],B[0],C[0],C[1],S[0]), u2(A[1],B[1],C[1],C[2],S[1]), u3(A[2],B[2],C[2],C[3],S[2]), u4(A[3],B[3],C[3],C[4],S[3]); endmodule 第9章 可编程逻辑器件及Verilog语言 9.6.4 4位加法器电路及仿真研究 例9.6.8——全加器 设计中我们可能需要调用一些已经定义好的模块，作为我们电路中的单元， 调用这些模块的过程，称为实例化(instantiation)，调用完之后，这些电路中的模块单元称为实例（Instance）。实例的使用格式为： 模块名 实例名 端口列表; module decode48(a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; //输入4 位BCD 码 reg a,b,c,d,e,f,g; //输出驱动7个笔划段 always @(D3 or D2 or D1 or D0) begin case({D3,D2,D1,D0}) //用case 语句进行译码 4d0: {a,b,c,d,e,f,g}=7b11