数字逻辑(第五章 同步时序网络).pptVIP

例 1、例 2 的状态图 (a) 米里型； (b) 莫尔型 ( a ) ( b ) 1/1 Q 1 Q 2 1/0 0/0 0/1 Q 1 /0 Q 2 /1 Q 3 /0 0 0 1 1 0 1 状态表 （米里型) 状态图（米里型) 二）穆尔型状态表和状态图 由于穆尔型时序机的输出只与状态有关，所以在状态表中， 每一现态qi的行都应有相同的输出，与输入无关，因此单独列出来。 穆尔型状态表的一般形式为 Qi/Zk Qi+1/Zk+1 Ij 状态图： 状 态 表 莫 尔 型 例 2 下表为莫尔型状态表，输出F与输入x无关。不管输入信号x是0 还是 1，只要现态Qn=Q1或Q3, 则输出F=0。同理，只要Qn=Q2, 则输出F=1。 ( a ) ( b ) 1/1 Q 1 Q 2 1/0 0/0 0/1 Q 1 /0 Q 2 /1 Q 3 /0 0 0 1 1 0 1 状态表 （莫尔型） 状态图 （莫尔型） 例题：p93米利型 该电路的外部输入为X，外部输出为： 该电路的工作情况：触发器的Y2和Y1的初始状态是 00。X可以为0或者为1 则状态表为： 即当x=0时，状态变化：00-01-10-11-00… 输出为：0-0-0-0-0….. 当x=1时，状态变化：00-11-10-01-00… 输出为：1-0-0-1-1… 状态表：p94 图5.6(b) Moore型时序电路 例题2 p93图5.4穆尔型 该电路的外部输入为X，外部输出为：Z=Y2Y1 该电路的工作情况：触发器的Y2和Y1的初始状态是 00。X可以为0或者为1 即当x=0时，状态变化：00-01-10-11-00… 输出为：0-0-0-1-0-0-0-1….. 当x=1时，状态变化： 00-11-10-01-00… 输出为：0-1-0-0-0-1-0-0-0-1… 状态表为： 状态图见P95图5.8(b) 4.4.1 同步时序网络设计的主要步骤： 设计一个同步时序网络时一般可以按照如下步骤： 1）根据文字描述，建立原始状态表（或通过建立状态图再建立状态表。） 2）化简状态表 3）进行状态分配（或者状态赋值）。给简化状态表中每个符号以二进制代码表示。 4）根据二进制状态表和选用的触发器的激励表，求网络的激励函数和输出函数。 5）根据激励函数和输出函数表达式，画出逻辑图。 4.4 时序网络原始状态表的建立 在组合网络中，多次重复的输入，可以得到完全相同的输出。 但是在时序网络中，如果一组输入重复出现，网络的输出却尽不相同， 这是因为在相同的输入下，可能有不同的现态。 q0 q1 q2 q3 q4 0/0 0/0 0/0 0/0 0/1 1/0 1/0 1/1 1/1 1/0 状 态 图 4.4.2建立原始状态表 一般先建状态图再建状态表。 [例1]：列一个模5的加1和加2计数器状态表(p101) 分析：每次加1或加2，结果逢5进1。 这个计数器应该有5种状态：即结果是0，1，2，3，4的5种状态， 分别设为q0,q1,q2,q3,q4 设控制输入是X，当X=0时，为加1，当X=1时为加2。输出z是满5时的进位信号，即有进位时z=1,没有进位时z=0. [例2] 设计一个“01”序列检测器 p101 [例3]设计一个“111”序列检测器 分析：该电路有一个输入x和一个输出z。输入x为一连串随机 信号，每当其中出现三个或三个以上的连续脉冲时，检测器输出 为1；其他情况输出均为0. 例如：输入序列101100111011110 输出序列000000001000110 4.5状态表的化简 再建立原始状态表的过程中，为了满足给定的要求，可能引入多余的状态，在 得到原始状态表后，下一步就是状态表的化简。 4.5.1状态表化简的基本原则 状态表中两个状态可以合并为一个状态的条件： 1）在所有不同的现输入下，现输出分别相同。 2）在所有不同的现输入下，次态分别为下列情况 之一 （a）两个次态完全相同 （b）两个次态为其现态本身或交错 （c）两个次态的某一后继状态可以合并 （d）两个次态为状态对循环中的一个状态对 上述两个条件必须同时满足，第一个条件是状态合并的必要条件。 Y X 0 1 A A,0 B,0 B A,0 C,0 C A,0 C,1 化简后“111”检测器序列状态表 [例1] “111”检测器序列状态表中状态C和D 在现输入X=0或X=1时输出分别相同 Z(C,0)=Z(D,0)=0 Z(C,1)=Z(D,1)=1 而且所建立的次态也分别相同 N(C,0)=N