数字逻辑与数字电路_4.ppt

数字逻辑与数字电路 第四章 触发器、寄存器和计数器 4.1 概述 前面我们学习了组合逻辑电路的有关知识，后面我们将要进入时序逻辑电路知识的学习章节。 时序逻辑电路的特点是：电路具有记忆功能、电路的输出不但可能与当前的输入有关，还与电路以前的状态有关。 触发器是组成时序逻辑电路的基本单元。 时序逻辑电路中一个重要的基本概念是电路的状态。时序逻辑电路能够在输入信号的作用下，从一个状态（现态）变换到另一个状态（次态）。 为了描述时序逻辑电路的工作情况，我们常常使用状态转换图来形象地表示电路状态变化的规律。 一般地，我们将电路的各个状态用字母命名，并在状态转换图中用一个圆把字母圈起来表示；进一步地我们用带箭头的弧线描述状态的转换；最后在弧线处加上输入/输出文字说明。 状态转换图的例子见图4-1所示。图4-1表示电路有4个状态：A、B、C、D，当处于状态A时，如果输入为00，则状态不变，同时输出为0；如果输入为01或1x，则输出为0，然后状态转换到B。 当处于状态B时，如果输入为10，则输出为1，然后状态转换到D。当处于状态C时，如果输入为00，则输出为1，然后状态转换到D；如果输入为1x或01，则输出为0，然后状态转换到B。{注意：弧线处输入/输出文字说明中的输出，是状态转换到次态之前的输出数值} 其它状态转换过程与上述类似，我们就不再全部列出了。 触发器（Flip-Flop）为双稳态触发器的简称，是一种具有两个稳定状态的逻辑电路。它的两个稳定状态，正好可以用来表示二进制数的0和1。 实际上具有两个稳定状态的逻辑电路还有触发器与锁存器（Latch）之分。二者的差别在于：锁存器是由电平触发的电路，而触发器是由脉冲边沿触发的电路。 时序逻辑电路常常用多个触发器构成，这时电路的状态是由这多个触发器状态排列而成的总的状态。如包含有2个触发器的时序电路，可以形成2×2=4种电路状态；包含4个触发器的时序电路，可以形成24=16种电路状态。 图4-2b的逻辑符号明确表示了基本RS锁存器的逻辑功能。图中的R表示复位输入，S表示置位输入。输入端的小圆圈表示为低电平触发方式。 我们将电路的稳态（Q=1,Q’=0）记为触发器和锁存器的1状态，而将电路的另一稳态（Q=0,Q’=1）记为触发器和锁存器的0状态。 对于图4-2所示的基本RS锁存器来说，其工作原理分析如下： （1）当在S输入端加入一个负向脉冲，R输入端保持高电平时；在负向脉冲期间，输出Q一定为高电平，一定为低电平。脉冲过后，R、S均保持在高电平上；电路将保持这种状态（Q’的低电平可以维持Q的高电平，反之Q的高电平又能够维持Q’的低电平），即锁存器处于1状态上。 可以看出，S输入端加入负向脉冲（R输入端保持高电平），能够起到使锁存器状态为1的作用。我们把这叫做锁存器的置位（Set），将S输入端称为锁存器的置位端。现在它是低电平有效的，图4-2b中R，S端上的小圆圈就表示低电平有效的意思。 在关于逻辑符号的标准中，将具有上述功能的输入方式称为S输入。即S输入就是能够将电路的输出状态置1的输入。 （2）当在R输入端加入一个负向脉冲，S输入端保持高电平时；在负向脉冲期间，输出Q一定为低电平，Q’ 一定为高电平。脉冲过后，R、S均保持在高电平上；电路将保持这种状态，即锁存器处于0状态上。 可以看出，R输入端加入负向脉冲（S端保持高电平），能够起到使锁存器状态为0的作用。我们把这叫做锁存器的复位（Reset），将R输入端称为锁存器的复位端。现在它是低电平有效的。 在关于逻辑符号的标准中，将具有上述功能的输入方式称为R输入。即R输入是能够将电路的输出状态置0的输入。 （3）如果R、S输入端均不加负向脉冲，都保持在高电平上；则锁存器的状态将保持在某一状态上不变，或为1状态，或为0状态。 （4）如果在R、S输入端同时加上负向脉冲，当脉冲同时撤除后锁存器的状态将跳变到某一种稳态上。由于这种状态的跳变是要由两个与非门竞争来产生最后的结果，所以当脉冲过后，锁存器的状态是无法事先确定的，具有一定的随机性。 在实际应用中应该避免这种使触发器和锁存器状态无法事先确定的情况出现。 我们将基本RS锁存器的特性总结在表4-1中。 表4-1 基本RS锁存器的真值表 图4-3是四RS锁存器74LS279的逻辑符号。该电路包含4个RS 锁存器，而每个锁存器只有一个Q输出端子。 关于RS锁存器的进一步讨论 1.由于两个门电路是完全相同的，基本RS锁存器的电路结构存在对称性。所以当电路上电（刚接通电源）时， RS锁存器的状态可能是两种稳态中的某一种。但具体为哪一种状态，却是事先无法确定的，具有随机性。 2.对于表4-1，输入值0应当理解为：输入低电平、然后又跳回到高电平，此时的输出状态，才是表中的Qn+1。 3.特别是当