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CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L Q0 Q1 Q2 Q3 用移位寄存器构成序列信号发生器 例：产生一个8位的序列信号1 0 1 1 1 0 0 0 Q2Q1Q0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0 1 0 0 LIN LIN = Q2·Q1’·Q0 + Q2’·Q1 + Q2’·Q0’ 组合逻辑 移位寄存器实现序列检测功能 设计一个110串行序列检测电路， 利用移位寄存器实现 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 当电路检测到 输入A 连续出现110 时， 输出Z为1 输入A 连续出现110， 且输入B为1 时， 输出Z为1。 exercise 1、To design a 001010 serial sequence generator by shift registers, the shift register should need 4 bit as least. 2、There are 2n－n invalid states in an n-bit ring counter state diagram. exercise exercise 9. A serial sequence generator by feedback shift registers 74x194 is shown in Figure 2, assume the initial state is Q2Q1Q0=110, the feedback function LIN = Q2/Q1/ + Q2Q0/, the output sequence in Q2 is ( 110100 ). an MSI 4-bit bidirectional, parallel-in, parallel-out shift register (4位双向移位寄存器74x194) Function table for the 74x194 4-bit universal shift register CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN CLK CLR S1 S0 LIN RIN 移 位 寄 存 器 的 扩 展 并行输入 （8位） 并行 输出 8位 8.5.5 Shift-Register Counters (移位寄存器计数器) D0 = F ( Q0 , Q1 , … , Qn-1 ) Feedback logic D Q CK Q D Q CK Q D Q CK Q D Q CK Q CLK FF0 FF1 FF2 FF3 一般结构： 1000 0100 0001 0010 有效状态 其他状态 8.5.6 Ring Counters (环型计数器) D Q CK Q D Q CK Q D Q CK Q D Q CK Q CLK FF0 FF1 FF2 FF3 1000 0100 0001 0010 D0 D1 D2 D3 —— 非自启动的 无效状态 D0 = Qn-1 self-correcting counter self-correcting counter is designed so that all abnormal states have transitions leading to normal states. Self-correcting counters are desirable for the same reason that we use a minimal-risk approach
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