FPGA设计风格与时序分析.ppt

* * * * * * 调制2篇文献介绍 * * * 时序优化 3、物理设置冲突：寄存器被布的很远 * 时序优化 重新评估布局设置 开启physical synthesis中相关设置 插入流水线寄存器 手动复制逻辑 * 时序优化 5、时序要求严苛 4、时序设置冲突 重新评估时序约束设置 开启physical synthesis中相关设置 * 设计风格 时序优化 时序分析 小结 * 小结 简要介绍了FPGA设计风格 介绍了Quartus中的时序分析方法 介绍了时序优化的相关方法 * 调制2篇文献介绍 * * * * * * * * * * * * * * * * * * * * * * * * * 南京航空航天大学毕业设计论文答辩 */12 南京航空航天大学 NANJING UNIVERSITY OF AERONAUTICS AND ASTRONAUTICS 江苏省新能源发电与电能变换重点实验室 */35 FPGA设计风格与时序分析 * 报告内容 设计风格 时序优化 时序分析 小结 * 头文件注释：/*-----Filename:hdl_module.v Description : This file has the module of HDL top. ------------------*/ 设计风格 模块例化VS原理图连接：推荐用模块例化方式(按名称例化) 端口声明：input wire [0:0] pi_en,pi_cs_n; 位宽匹配：assign sin_data=16’d1024; 信号命名：count_a,sclk,s_rst_n; 参数命名：parameter DATA_WIDTH=16; * 设计风格 同步复位VS异步复位：Altera异步复位，Xilinx同步复位 避免组合逻辑环路：always @(a) a=a+1’b1; 敏感列表：阻塞赋值右边量都要在敏感列表里; 顶层模块：只含有例化模块，不含有其他语句 避免生成锁存器：赋初值(定义，复位)，所有条件都有输出；锁存器：类似于组合逻辑，不能进行时序分析 * 设计风格 功能仿真 逻辑综合 前仿真 布局布线 后仿真 设计定义 设计输入 Failed 逻辑仿真器 逻辑综合器 逻辑仿真器 FPGA 厂家工具 逻辑仿真器 Failed 静态时序分析STA Pass Pass 板上调试 逻辑信号分析仪 Fail Pass 下载 * 设计风格 设计文件分类，易于查找与修改 * 设计风格 时序优化 时序分析 小结 * 时序分析 静态时序分析：在不模拟的条件下，检测电路是否符合时延约束 时序分析的根本就是判断程序是否满足所设计的时序要求，主要体现为最大时钟频率Fmax，若低于设计要求，就说明存在不满足时序要求的路径，一般就是寄存器不满足建立时间和保持时间的要求 * 时序分析 时序分析类型： 输入到寄存器 寄存器到输出 寄存器到寄存器 输入到输出 * 时序分析 建立时间：时钟沿到来之前数据保持稳定的最小时间 * 时序分析 建立时间余量：为正则满足时序要求，反之则不然 * 时序分析 保持时间：时钟沿到来之后数据保持稳定的最小时间 * 时序分析 保持时间余量：为正则满足时序要求，反之则不然 * 时序分析 Quartus中主要使用TimeQuest工具进行时序分析，其步骤： * 时序分析 创建主时钟 创建分频时钟 时钟不稳定性 移除时钟 输入输出延迟 锁相环时钟 时钟不确定性 设置多周期路径 设置False路径 设置最大最小延迟 设置最大偏斜 SDC文件读写 重新设置 * 时序分析 Creat Clock * 时序分析 Report Clock Write SDC File * 时序分析 Add SDC File * 时序分析 Report Timing * 时序分析 * 时序分析 * 设计风格 时序优化 时序分析 小结 * 时序优化 时序违例原因 Tsu,Th,Tco通常是定值，与芯片工艺和材料有关 Tclk1,Tclk2,Tdata才是影响时序的关键 * 时序优化 Tclk1,Tclk2如果是全局时钟，则两者差别可以忽略，如果其中之一是门控时钟，则差别较大 Tdata是影响数据传输的关键，因此需要进行合理设计 * 时序优化 Tdata较大的原因主要有： 1)逻辑层数较多 2)信号扇出较多 3)物理约束冲突 4)时序设置冲突 5)时序要求严苛 * 时序优化 1、逻辑层数较多： * 时序优化 插入流水线寄存器