马闻志 自动化1105班 201115009.docVIP

大连理工大学城市学院 本科生课程设计（论文） 学 院： 电子和自动化学院 专 业： 自动化 学 生： 马闻志 指导教师： 王增彩 完成日期： 2013年4月22日 大连理工大学城市学院本科生课程设计(论文) Vhdl课程设计和使用 总计课程设计（论文）13页 插图11幅 摘 要 20世纪90年代，引起数学系统设计方法发生突破性变革的技术是VHDL（Very High Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言）。它是一以IEEE-1076标准所规范的硬件描述语言，主要用于从算法级，寄存器级到门级的多种抽象设计层次的数字系统建模，已成为电子设计自动化（EDA）的一种重要手段。现代数字系统的设计多采用自顶向下的设计方法，属于阶层式设计。这种模块化，逐步细化的方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。非常丰富的数据类型：位，位矢量，整数，实数，数组，结构等，可以非常灵活地描述系统总线和实现算法。计的效率。VHDL自顶向下设计的各个阶层，可全部用图形也可全部用VHDL语言进行描述，还可采用混合方式，即顶层模块用图形描述，底层元件用VHDL描述等。 本文介绍了一种智力竞赛抢答计时器的基本原理和功能要求，并采用VHDL语言实现了这种抢答器的程序设计。 本文所采用的模块化，逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率，特别适用于可编程器件的使用设计。 关键词：VHDL；自顶向下的设计方法；抢答器； 目录 摘要..................................................................................3 一、工作原理……………………………………….….5 二、单元电路设计……………………………………..5 1、抢答器控制电路图及其部分波形…………………5 2、分频模块……………………………………………6 3、信号模块……………………………………………7 4、锁存器模块…………………………………………7 5、进制转换模块………………………………………9 6、输出信号模块………………………………………9 7、计时模块……………………………………………10 8、译码器模块………………………………………....12 9、上升沿触发模块……………………………………12 三、心得体会…………………………………………..13 四、参考文献…………………………………………..13 二、工作原理 设计一个智力竞赛抢答器要求具有四路抢答输入，能够识别最先抢答的信号，显示该台号；对回答问题所用的时间进行计时，显示、超时报警；可以预置回答问题的时间；同时具有复位功能，倒计时启动功能。 抢答信号判别电路在系统复位后，对d1、d2、d3、d4四路抢答信号进行判别，输出端和D1、D2、D3、D4一一对应，优胜者对应的为‘1’，其余的为‘0’，且将结果锁存。完成抢答判别的同时，输出端输出有效信号，对扬声器进行选通。分频电路用于产生倒计时电路所需的周期为1s的时钟脉冲，分频系数视输入时钟CLK的频率而定。台号显示控制电路将输入信号转换为BCD码，以驱动数码管，显示台号。倒计时及时间显示控制电路由ti，test信号预置答题时间；由复位信号ＩＮI 将答题时间作为初值赋给倒计时计时器；由计数允许信号EN启动计数。输出信号为time，sel和out为扬声器选通控制信号。扬声器扩展到了使系统只在两种情况下输出驱动扬声器的脉冲信号：一种是倒计时计数器处于禁止计数状态（EN无效），并且完成初始化，开始对强大信号进行判别，当某参赛组抢先按下按键，系统在输出该组台号信息的同时，输出脉冲信号；一种是确认优先抢答的参赛组后，启动倒计时计数器计数（使EN有效），当计数到“0”时，输出脉冲信号。 三、单元电路设计 1、抢答器控制电路图及其部分波形 系统布线图1 抢答鉴别波形 2、分频模块 模块FENG如图表1所示，此模块在任一个选手按下按键后，输出高电平给锁存器，锁存当时的按键状态。由于没有时钟同步，所以锁存的延时时间只是硬件延时时间，从而出现锁存错误的概率接近零。 library ieee; 任一选手按下按键后，锁存器完成锁存， use ieee.std_logic_1164.all; 对其余选手的请求不做相应，只有在主 entity feng is