第6章时序逻辑电路的与设计.ppt

1. 通用阵列逻辑（GAL） GAL是在PLA和PAL基础上发展起来的增强型器件，其内部逻辑直接继承了组合PLD的与-或结构，每个输出端都设置了OLMC。 2. 复杂可编程逻辑器件（CPLD） CPLD中集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。逻辑块之间可以通过共享可编程开关阵列组成互连资源，实现信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。 3. 现场可编程门阵列（FPGA） 使用FPGA是目前设计高度复杂时序系统的首选方案之一。其结构与GAL、CPLD有很大差别。芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。 6.7 时序可编程逻辑器件 6.7.2 时序可编程逻辑器件主要类型 1. GAL的基本结构 根据门阵列结构，现有GAL分为两大类： ①. GAL的组合逻辑电路部分与PAL基本相似，即：与门阵列可编程，或门阵列固定，这类有GAL16V8等，称为通用型GAL。 ②. GAL的与门阵列和或门阵列都可编程，这类有GAL39V18等。. GAL的输出端增设了可编程的输出逻辑宏单元（OLMC）。通过编程可将OLMC设置为不同的工作状态，产生组合、时序逻辑电路输出。 我们以通用型GAL16V8为例进行分析。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL GAL16V8的逻辑结构 1. 8个输入缓冲器，2~9 2. 8个三态输出缓冲器，12~19 3. 8个输出逻辑宏单元OLMC 4. 可编程与阵列（32×64位） 32输入，64输出 5. 8个反馈/输入缓冲器 其它输入： 来自相邻OLMC的输出I/O(m) CLK 1脚；输出三态控制 11脚；电源20脚；接地 10脚。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL 2. 输出逻辑宏单元 OLMC由4部分组成 ①. 或门 或阵列的一部分。 ②. 异或门 结构控制字的相位控制位XOR(n)与或门输出进行异或，控制输出的相位。 XOR(n)=0，反相； XOR(n)=1，同相。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL n，OLMC编号，与输出引脚同 14 I/O(13) n=14 ③. D触发器 上升沿触发，寄存或门输出状态。 引入D触发器便构成了时序逻辑电路。 ④. 4个MUX OLMC中采用4个数据选择器，使之能够十分灵活地选择不同的操作方式和功能。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL ④. 4个MUX PTMUX (2选1) 乘积项数据选择器 用来控制来自与阵列的第1乘积项。除了OLMC12、 OLMC19外 当 来自与阵列的第1乘积项参与相或，否则，不参与相或。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL ④. 4个MUX TSMUX (4选1) 三态数据选择器 用来选择输出三态缓冲器的选通信号。 AC0 AC1(n) 选择 功能 0 0 VCC 使能 0 1 GND 高阻 1 1 第1与项 控制 1 0 OE 控制 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL ④. 4个MUX FMUX (4选1) 反馈数据选择器 用来选择反馈信号的来源。 AC0 AC1(n) AC1(m) 来源 0 × 0 地 0 × 1 I/O(m) 1 1 × I/O(n) 1 0 × Q I/O(n)本级输出， I/O(m)相邻输出。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL ④. 4个MUX OMUX (2选1) 输出数据选择器 用来控制输出数据的来源， 当 异或门输出直接送输出缓冲器； =1，D触发器Q送输出缓冲器。 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL 在结构控制字控制下，OLMC有5种功能组合。 3. GAL的结构控制字 GAL16V8的各种配置是由结构控制字来控制的。结构控制字如图所示 6.7 时序可编程逻辑器件 6.7.3 通用阵列逻辑GAL ①. 同步位SYN SYN确定GAL输出能力：=0，具有寄存器输出能力；=1，组合输出。 此外，为了与PAL兼容，OLMC(12)、OLMC(