第5章单周期CPU及其Verilog HDL设计.ppt

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scinstmem.v module scinstmem (a,inst); input [31:0] a; output [31:0] inst; lpm_rom lpm_rom_component (.address(a[6:2]),.q(inst)); defparam lpm_rom_component.lpm_width = 32, lpm_rom_component.lpm_widthad = 5, lpm_rom_component.lpm_numwords = unused, lpm_rom_component.lpm_file = scinstmem.mif, lpm_rom_component.lpm_indata = unregistered, lpm_rom_component.lpm_outdata = unregistered, lpm_rom_component.lpm_address_control = unregistered; endmodule c DEPTH = 64; WIDTH = 32; ADDRESS_RADIX = HEX; DATA_RADIX = HEX; % % % % % Memory depth and width are required Enter a decimal number Address and value radixes are optional Enter BIN, DEC, HEX, or OCT; unless otherwise specified, radixes = HEX % % % % % CONTENT BEGIN main: call: loop2: 0 : 3c010000; 1 : 2 : 3 : 0c000018; 4 : ac820000; 5 : 8c890000; 6 : 7 : 8 : 20a5ffff; 9 : 34a8ffff; A : B : 2009ffff; C : 312affff; % % % % % % % % % % % % % (00) (04) (08) (0c) (10) (14) (18) (1c) (20) (24) (28) (2c) (30) lui ori addi jal sw lw sub addi addi ori xori addi andi $1, 0 $4, $1, 80 $5, $0, 4 sum $2, 0($4) $9, 0($4) $8, $9, $4 $5, $0, 3 $5, $5, -1 $8, $5, 0xffff $8, $8, 0x5555 $9, $0, -1 $10, $9, 0xffff # # # # # # # # # # # # # address of data[0] address of data[0] counter call function store result check sw sub: $8 - $9 - $4 counter counter - 1 zero-extend: 0000ffff zero-extend: 0000aaaa sign-extend: ffffffff zero-extend: 0000ffff % % % % % % % % % % % % % c 测试程序 D : E : F : 10 : 10a00001; 11 : 12 : 2005ffff; 13 : 000543c0; 14 : 15 : 16 : 000843c2; 17 : 18 : 19 : 8c890000; 1A : 1B : 1C : 20a5ffff; 1D : 14a0fffb; 1E : 1F : 03e00008; % % % % % % % % % % % % % % % % % % % (34) (38) (3c) (40) (44) (48) (4c) (50) (54) (58) (5c) (60) (64) (68) (6c) (70) (74) (78) (7c) or xor and beq j shift: addi sll sll sra srl fi

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