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第六章 VHDL程序设计 本章重点： 1、掌握面向仿真和面向综合的VHDL设计的区别 2、掌握常用组合逻辑电路的设计方法 3、掌握常用时序逻辑电路的设计方法 面向仿真和面向综合的VHDL程序设计 在可编程ASIC设计过程中 仿真和综合是两个功效不同的过程 仿真是验证,而综合是生成。 如果由设计要求到设计实现的整个过程，是靠人工完成，通常简单地称之为设计。 如果依靠EDA工具软件自动生成，则通常称之为综合。 在VHDL设计中 可以用行为、RTL和结构化三种描述方式 对一个硬件系统进行不同风格的描述。 在当前情况下，采用RTL、结构化描述的VHDL语言程序可以进行逻辑综合。 而采用行为描述的VHDL程序，大部分只能用于系统仿真，少数的也可以进行逻辑综合。 §6.1 面向仿真的VHDL设计描述 所谓仿真（即模拟:Simulation） 是从电路的描述（语言描述或图形描述）抽象出模型，然后将外部激励信号或数据施加于此模型，通过观察该模型在外部激励信号作用下的反应来判断该电路系统是否能实现预期的功能。 仿真方法是目前最常用的验证方法，根据不同的电路级别，有不同的模拟工具。 基于EDA工具和FPGA的关于VHDL设计的仿真有多种形式 如VHDL行为仿真、时序仿真以及硬件仿真等。 VHDL行为仿真：这是进行系统级仿真的有效工具，它既可以在早期对系统的设计可行性进行评估和测试，也可以在短时间内以极低的代价对多种方案进行测试比较、系统模拟和方案论证，以获得最佳系统设计方案： 时序仿真 可获得与实际目标器件电气性能最为接近的设计模拟结果， 但由于针对具体器件的逻辑分割和布局布线的适配过程耗时过大， 不适合大系统进行仿真： 硬件仿真在VHDL设计中也有其重要地位 最后的设计必须用硬件电路实现 硬件仿真的工具除必须依赖EDA软件外 还依赖于良好的开发模型系统和规模比较大的SRAM型FPGA器件。 一项较大规模的VHDL系统设计的最后完成 必须经历多层次的仿真测试过程，其中将包括： 1、针对系统的VHDL行为仿真 2、分模块的时序仿真和硬件仿真 3、直至最后系统级的硬件仿真。 VHDL源程序可以直接用于仿真。这是VHDL的重要特性。完成VHDL仿真功能的软件工具称为VHDL—仿真器 目前PC机上流行的VHDL仿真器 有Model Technology公司的ModelSim Aldec公司的Active—VHDL等， 这些软件都可以在Windows 上运行 VHDL仿真的一般过程如图6-1所示 工程上 VHDL仿真类型可分为 功能仿真（或称：前仿真） 和时序仿真（或称：后仿真） 功能仿真： 是在未经布线和适配之前，使用VHDL源程序综合后的文件进行仿真 时序仿真 则是将VHDL设计综合之后，再由FPGA／CPLD适配器(完成芯片内自动布线等功能)，映射于具体芯片后得到的文件进行仿真。 目前大规模IC器件供应商提供的大多数适配器都配有一个输出选项功能，可以生成VHDL网表文件，用户可用VHDL仿真器针对网表文件进行仿真。 VHDL网表文件 实际上也是VHDL程序，不过程序中只使用门级元件进行低级结构描述。 门级电路网络完全根据适配器布线的结果生成，因此，VHDL网表文件中包含了精确的仿真延时信息，因而仿真的结果将非常接近实际。 §6.2 面向综合的VHDL设计描述 综合： 就是针对给定的电路应实现的功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机的优化处理，获得一个满足上述要求的电路设计方案。 这就是说 被综合的文件是VHDL程序。 综合的依据是逻辑设计的描述和上述各种约束条件。 综合的结果则是一个硬件电路的实现方案 该方案必须同时满足，预期的功能和约束条件的要求。 §6.2.1 逻辑综合 逻辑综合的作用： 是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的逻辑单元库的支持下，寻找出一个逻辑网络结构的最佳的实现方案。 一般的逻辑综合过程如图6-2所示： 设计实现 即：利用给定的逻辑单元工艺库 对已生成的逻辑网络进行元件配置 进而估算性能与成本 这里，性能主要指芯片的速度 成本主要指芯片的面积与功耗 从而允许使用者对速度与面积或速度与功耗互相矛盾的指标进行性能与成本的折衷? §6.2.2 面向综合的VHDL设计描述的特点 在EDA过程中 综合（Synthesis） 是将软件描述（VHDL就其描述方式来说，仍属软件描述）与硬件结构相联系的关键步骤，是文字描述与硬件实现的一座桥梁。 对于综合来说 满足要求的方案可能有多个 综合器将产生一个最优的或接近最优的结果。因此 综合的过程同时也是设计目标的优化过程 最后获得的结果与综合器的工作性能有关 VHDL综