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实验二时序逻辑电路的设计 一、 实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 学握VHDL设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、 实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、 实验原理 1、 时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆 单元（触发器、锁存器等），主要山逻辑门电路构成，电路在任何时刻的输出只和当前时刻 的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不 仅跟当前电路的输入有关，还和输入信号作川前电路的状态有关。 2、 同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程，其任务是根据实际逻辑问题的要求，设计出 能实现给定逻辑功能的电路。同步时序电路的设计过程： （1） 根据给定的逻辑功能建立原始状态图和原始状态表。 明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符 号； 找出所有可能的状态利状态转换Z间的关系； 根据原始状态图建立原始状态表； （2） 状态化简 求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价 状态。 （3） 状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，TaAMT （M为状态数；n为触发器的个数）。 （4） 选择触发器的类型。 （5） 求出电路的激励方程和输出方程。 （6） 画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 时序逻辑电路一般容易消除“毛刺”。 用VHDL描述时序逻辑电路时，一般只盂将时钟信号和异步控制（如异步复位）信 号作为敏感信号。 用IF语句描述吋序逻辑电路吋，异步控制逻辑应写在前而的分支中，最后一个ELSIF 分支作为吋钟边沿检测，后而不允许再有ELSE语句。 不能同时使用时钟的上升沿和下降沿。 四、实验内容： 1、带异步清零和异步置数的十进制加法计数器设计。 如图2.1所示，elk为时钟输入，Q为I?进制的8421 BCD码输出，CO为进位输出，CR 为异步淸零，LD为异步置数，CR具有最高优先级，D为LD有效时置入的数据。（CR、LD counterlO 〉elk■ 〉elk ■ D[3..O] Q[3..O] ? ? 1 b 0 % ? ? V LD 1 b 0 % ? CR CO ? ? ■ ? % inst4 :div_clock I j— ClkJOkHz ClkJOHz ClkJkHz Clk_1250Hz ■ ? ■ ■ \ inst6 ■ ■??????; 图2.2数控分频器图 图2.2数控分频器 —?般用按钮控制，通常为低电平有效。) 卞图是计数器VHDL代码及仿真波形，注意观察计数输出Q、进位输出CO的变化情 况,CR和LD的控制作用。 LIBRARY ieee; USE ieee?std_logic_1164.all; use ieee?std_logic_unsigned.all; ENTITY counterlO IS PORT ( elk : IN STD—LOGIC;--时钟信号 D : IN STD_LOGIC_VECTOR (3 dovnto 0)数据输入 CRZLD : INSTD_LTC;—舁步清零、异步査数 Q : buffer STD【LOGIC_VECTOR (3 dovnto 0);--计数输出，buffer^ 可以回读的输出端口 CO : OUT STD_LOGIC )； END counterlO; ARCHITECTURE count10_architecture OF counterlO IS BEGIN process (clkzCR,LD) --敏感信号只需包含时钟信号和异步控制信号 begin if (CR=,OI) then--异步清零 Q=Fr0000rr； COW ； elsif (LD=1 01 ) then--异步査数 Q=D; COW ; elsif (elk1 event and cik=, 1 ) then一一时冬中沿力虫发 if (Q=,r1001rr) then—计数范围0000^-1001 Q=rr0000rr; C0=1; else Q=Q+1； COW ; end if; end if; end process; END count10 architecture; 图2.3计数器VHDL代码及仿真波形 2、数控分频器的设计。 要