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应用于低噪声低功耗CMOS图像传感器的双重CDS的列并行ADC 贾文龙 2013.4.28 目录 前言 ADC的选择 列并行ADC的架构 列并行ADC中模块设计 参考文献 前言 与CCD图像传感器想比，CMOS图像传感器（CIS）具有低功耗、低噪声、宽动态范围、体积小、成本低等优势，因为广泛应用于数码相机、扫描仪、安全监控等领域，还可以用于军事侦查、空间观察等方面。 ADC将光电探测器采集到的模拟信号转换成数字信号，是模拟电路与数字电路的接口，其性能的优劣直接影响到图像传感器的成像质量，因此，ADC在信号读出数据链中处于核心地位。 ADC的选择 优点 缺点 芯片级 芯片面积小 对ADC的面积没有限制 高填充因子 需要高速的ADC ADC较复杂 功耗较高 不是并行处理 列级 在垂直方向上自由度高 半并行处理 处理速度较低，因此功耗也较低 高填充因子 信噪比较高 列宽受到限制 失配比芯片级大 功耗比像素级高 像素级 并行处理 在积分过程中处理 信噪比高 处理速度较低，因此功耗也较低 容易实现全局和本地版图上的调整 寄生效应的影响最小 填充因子低 限制A/D转换器尺寸 限制A/D转换器中晶体管数 可编程性和精度较差 暗电流和串扰影响大 ADC的选择 近年来CMOS图像传感器朝着大像素阵列和超高速方向发展，列并行ADC成为CIS中最好的选择。 列并行ADC对速度要求不高，单列ADC的功耗较低、面积较小，但是面积受到列宽限制，尤其是在像素尺寸减小的时候，小面积、低功耗的列并行ADC设计是一大挑战。 ADC的选择 优点 缺点 SS ADC 其结构简单 功耗很低 单调性好 精度不高 转换时间长 ∑Δ ADC 较高的信噪比 较高的分辨率 速度慢 功耗大 SAR ADC 较高的速度 需要高精度DAC 面积大 cyclic ADC 线性度好 较高的速度 面积大 ADC的选择 希望的列并行ADC的性能：低噪声，低功耗，高精度，小面积（列宽限制）等，因而SS ADC是最好的选择。 希望尽可能减少模拟电路，既可以减少模拟电路的设计工作，又可以达到降低噪声和功耗的目的，可以应用数字域CDS。 ADC的选择 Sony Exmor结构 High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.5 列并行ADC的架构 列并行ADC的架构 列级电路有三部分构成： 可编程增益放大器PGA 比较器：模拟CDS部分，用于消除比较器的失调和列FPN 加/减计数器：数字CDS部分，用于实现复位信号和感光信号的AD转换并作差，输出量化结果 列并行ADC的架构 特点： 基于SS ADC 双重CDS 电路结构简单 占用面积小 低噪声 低功耗 列并行ADC的架构 列并行ADC的架构 完整的AD转换过程包括CDS过程，总共分为6个阶段： 1、复位信号置为高电平，对像素信号复位 2、控制信号AZ置为高电平，开关闭合，此过程可消除比较器产生的失调，即模拟CDS 3、读出像素输出的复位信号，进行AD转换，计数器处于down counting模式，记录CLK周期数直到斜坡电压等于像素复位电压使比较器输出反转 列并行ADC的架构 4、控制信号UD反转，计数器进入up counting模式，同时像素传输管TG打开，准备读出像素感光信号 5、读出像素输出的感光信号，进行AD转换，记录CLK周期数，由于计数器处于up counting模式，所记周期数自动与前面down counting模式所记周期数作差，直到斜坡电压等于像素感光电压使比较器输出反转，即数字CDS 6、计数器将AD转换所得数据存入寄存器，读出寄存器数据，准备下次AD转换 列并行ADC中模块设计 列并行ADC中模块设计 列并行ADC中模块设计 PGA设计 考虑输出摆幅、噪声和消耗功率等其他因素，运放选用折叠共源共栅结构。折叠共源共栅结构易于获得较高的增益，有较大的输出电压摆幅，且不需要额外补偿电容，占用面积小，适合于列级处理电路。 列并行ADC中模块设计 列并行ADC中模块设计 列并行ADC中模块设计 COMPARATOR设计 比较器基本功能是将一个模拟信号与另一个模拟信号进行比较，根据比较结果输出一个二进制信号，一般由预放大部分和锁存部分组成。预放大部分的作用是实现模拟信号比较，锁存部分的作用是隔离比较器的和，可以消除kickback噪声。 列并