实验一 四位串行进位加法器的设计实验报告.docVIP

. . 实验一 四位串行进位加法器的设计 一、实验目的 理解一位全加器的工作原理 掌握串行进位加法器的逻辑原理 进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 采用VHDL语言设计四位串行进位的加法器 采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 打开File—New Project Wizard输入文件名adder4保存在D盘内，打开File—New—VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—New—Other File—Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—Settings—Simulator Settings—Functional 然后Processing—Generate Functional Simnlation Netlist —确定。选择Start Simulation保存最后的波形图，打开File—close关闭工程。 底层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC;