数字系统设计-时序电路计数器分析及设计.pptVIP

异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转 ZDMC – Lec.#10 异步十进制加法计数器 原理：在4位二进制异步加法计数器上修改而成，要跳过1010 ~ 1111这六个状态 ZDMC – Lec.#10 1 2 3 4 5 6 7 8 9 10 J=0 J=1 J=0 J=K=1 J=1 J=0 器件实例：二－五－十进制异步计数器74LS290 ZDMC – Lec.#10 EE141 * 页眉和页脚 EE141 * EE141 * Mealy model Moore model EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * Counters employed in digital systems quite often require a parallel-load capability for transferring an initial binary number into the counter prior to the count operation. Binary Counter with Parallel Load A counter with a parallel load can be used to generate any desired count sequence. EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * Where QA is the LSB and QD is the MSB. The 74ALS190 is a MOD-10 counter and the 74ALS191 is a MOD-16 binary counter. Both chips are up/down counters and have an asynchronous, active-LOW load input. EE141 * EE141 * EE141 * EE141 * 数字系统设计 ZDMC – Lec.#10 数字系统设计 ZDMC – Lec.#10 数字系统设计 数字系统设计 数字系统设计 数字系统设计 时序电路计数器分析及设计 April 6, 2017 * 时序逻辑电路 时序电路通常包含组合电路和存储电路两部分. 存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出. 任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）. 组合逻辑电路 存储电路 输出方程Yi 驱动方程Zi 状态方程 Qi 输入Xi 时序电路的结构框图 复习 ZDMC – Lec.#10 * FSM:有限状态机 采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法 Mealy型 输出信号取决于存储电路状态和输入变量 Moore型 输出只是存储电路现态的函数 输出与时钟同步 inputs Moore outputs Mealy outputs next state current state combinational logic combinational logic 复习 ZDMC – Lec.#10 Block Diagram for Counters and State Machines ZDMC – Lec.#10 * clear sets the register contentsand output to 0s1 and s0 determine the shift function  s0 s1 function 0 0 hold state 0 1 shift right 1 0 shift left 1 1 load new input left_in left_out right_out clear right_in output input s0 s1 clock Universal Shift Register Holds 4 values Serial or parallel inputs Serial or parallel outputs Permits shift left or right Shift in new values from left or right ZDMC – Lec.#10 * Nth cell s0 and s1control mux 0 1 2 3 D Q