数字逻辑第7章(3)分配和举例.pptVIP

* 7.4 状态编码（状态分配） 对最小化状态表中用字符表示的状态进行编码的过程，称为状态编码（状态分配）。 目的：构造卡诺图形式的二进制状态表。 用传统的 触发器+组合逻辑 实现。 用Verilog HDL建模。 例：对下列最小化状态表进行状态编码。 1）按二进制自然码编码 解：有4个状态，需要2位二进制， 即需2个触发器，设为 Q2Q1。 Y Q2 Q1 A 0 0 B 0 1 C 1 0 D 1 1 2）按格雷码编码 Y Q2 Q1 A 0 0 B 0 1 C 1 1 D 1 0 编码方式不同， 二进制状态表不同。 求状态方程和输出方程， 用D触发器或JK触发器 实现。 也可用Verilog HDL建模。 下面有关7.4状态分配的介绍，不作为教学要求，供学生自学时参考。 7.4 状态分配 对最小化状态表中用字符表示的状态进行编码的过程，称为状态分配。 设状态数为n，触发器个数为K，则n、K之间应满足下列关系： 如果有两个状态，需要有一个触发器。可以有两个分配方案。 如果有n个状态，需要有K个触发器，可以有NA种分配方案： 例如：4个状态，需要有2个触发器。可以有24种分配方案。 选择编码方案 第二组 第三组 24种状态编码方案见教材247页。最终可以归纳为以下三个不等价的（完全独立）方案。 随着状态数的增加，编码方案的数量会大幅度增加，目前没有成熟的方法给出确定的编码方案，往往需要设计者的经验和方案之间的反复比较。 第一组 为了使状态之间的相邻关系一目了然，通常将卡诺图 作为状态分配的工具。 解决编码问题的一种常用方法——相邻状态分配法 相邻法的基本思想： 在选择状态编码时，尽可能使激励函数和输出函数 在卡诺图上的“1”方格处在相邻位置，从而有利于 激励函数和输出函数的化简，使所设计的电路最简。 相邻法状态编码规则 规则1：在相同输入条件下，次态相同，现态相邻。 A B C D G 利用规则1，可改善次态卡诺图上列向1方格的相邻情况，达到简化激励方程的目的。 （即：在相同输入条件下，具有相同次态的现态，应进行相邻编码） 规则2：在相邻的输入条件下，同一现态，次态相邻。 A B C D G （即：同一现态在相邻的输入条件下的次态，应进行相邻编码。） 利用规则2，可改善次态卡诺图上行向“1”方格的相邻情况，达到简化激励方程的目的。 规则3：输出完全相同，现态相邻。 （即：在每一种可能的输入条件下，对输出完全相同的那些现态， 应进行相邻编码。） 规则1的优先级高于规则2，如果没有大量的输出，规则3的优先级最低。 利用规则3，可改善输出函数卡诺图上列向“1”方格的相邻情况，达到简化输出方程的目的。 例1： 选择图示最小化状态表的最佳状态分配方案 编码方案分析： 根据规则1，要求AB，AC相邻，第三组方案最好； 根据规则2，要求CD，AC，BD，AB相邻，第三组方案最好； 根据规则3，要求AB，AC、BC相邻，三组方案均可； 规则1优先级高于规则2，规则3优先级最低，第三组方案应该为最好。 第二组 第一组 第三组 第一组 按照第一组方案，得到的二进制状态表如下： 按照第一组编码方案设计（D触发器） 第二组 按照第二组编码方案设计（D触发器） 按照第二组方案，得到的二进制状态表如下： 第三组 按照第三组编码方案设计（D触发器） 按照第三组方案，得到的二进制状态表如下： 三种方案激励函数、输出函数比较 第一组方案 第二组方案 第三组方案 与项少，与项中的变量数少，有公共与项。 7.5 一般同步时序电路设计举例 例1：设计一个“1011”序列检测器。（不可重） S0 S1 S10 S101 S1011 1/0 0/0 1/0 1/1 0/0 0/0 1/0 0/0 0/0 1/0 S1 / 0 S0 / 0 S1011 S1011 / 1 S10 / 0 S101 S101 / 0 S0 / 0 S10 S1 / 0 S10 / 0 S1 S1 / 0 S0 / 0 S0 1 0 S X 化简 Y0 / 1 Y2 / 0 Y3 Y3 / 0 Y0 / 0 Y2 Y1 / 0 Y2 / 0 Y1 Y1 / 0 Y0 / 0 Y0 1 0 X Y Y0 / 1 Y2 / 0 Y3 Y3 / 0 Y0 / 0