第4讲verilog结构描述与预编译语句.pptVIP

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2019-11-12 发布于湖北
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第4讲verilog结构描述与预编译语句.ppt

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第四讲 verilog 结构描述与编译预处理语句;1.门级结构描述;module flop(data,clock,clear,q,qb); input data,clock,clear; output q,qb; Wire a，b，…； nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand #9 nd3(c,a,d), nd7(q,e,qb); not #10 iv1(ndata,data), iv2(nclock,clock); endmodule; not、nand 为verilogHDL的基本门级元件， a.b.c.d等电路内部连线名称 ;2.模块级结构描述;端口名一一对应，有两种方式：端口名称关联方式：显式表示，与顺序无关（.端口名1（信号名1）， .端口名2（信号名2），…）见P22例2.7 端口位置关联方式（信号名1，（信号名2，…）要求位置顺序严格一一对应，两种表示方式可混合使用;二、编译预处理语句;1、宏定义`define;2、文件包含语句`include;举例;3、条件编译指令`ifdef/`else/`endif;举例;//child1.v `ifdef SHARE `else `include”share.v” `endif Module child1 … endmodule;4、时间尺度`timescale;小结