数字电路逻辑设计第8章1可编程逻辑器件及其应用.pptVIP

可编程逻辑器件PLD概述 第二节 可编程逻辑阵列PLA ≥1 =1 VCC 可编程 P P (a) 输出高电平有效 ≥1 =1 VCC 可编程 P P (b) 输出低电平有效 可编程异或门 　　在或门和D触发器之间增加了一个可编程异或门，其中一个输入端是或门的输出，另一个是可编程异或门输出极性控制端。通过对输出极性控制端编程，可以改变触发器输入信号的极性。 　　这种结构的PAL器件特别适合设计复杂的异步时序逻辑电路。 I2 ··· 从其他输入及反馈端来 乘积项公用输出结构 · · · · 1D Q C1 极性控制 ≥1 =1 O2 乘积项公用 时钟(共用) I1 · · · · Q 1D Q C1 极性控制 ≥1 =1 O1 Q 输出使能(共用) 相邻单元本单元 · · 　　７．乘积项公用输出结构 　　相邻两个逻辑单元乘积项可同时接到两个或门。 　　８．宏单元输出结构 　　PAL22V10的宏单元由一个触发器和两个可编程多路选择器组成，通过对两个多路选择器进行编程，每个宏单元可以设置４种输出结构形式和两种反馈信号，因而具有更强的通用性和灵活性。 ··· 从其他输入及反馈端来 PAL22V10宏单元结构 · · · · 1D Q C1 ≥1 置位 Q ··· S R Ii/Oi Ii 复位 时钟 反馈选择 S1 S0 输出选择 宏单元 ≥1 ··· (a)组合型/高电平有效 S1=0 S0=0 ≥1 ··· (b)组合型/低电平有效 S1=0 S0=1 1D Q C1 Q S R ≥1 ··· S1=1 S0=0 (c)寄存型/高电平有效 1D Q C1 Q S R ≥1 ··· S1=1 S0=1 (d)寄存型/低电平有效 ··· 从其他输入及反馈端来 · · · · 1D Q C1 ≥1 置位 Q ··· S R Ii/Oi Ii 复位 时钟 反馈选择 S1 S0 输出选择 宏单元 S1 8.1.4 PAL器件编号与典型PAL器件介绍 　　１． PAL器件编号 PALCE29MA16 带异步宏单元 MA PAL16RA8 带异步寄存器输出 RA PALCE16V8 单元乘积项数目不同或宏单元输出 V PAL20S10 带乘积项公用 S PAL16R8 带寄存器输出 R PAL20X10，PAL16X4 带异或门输出或算术选通反馈 X PAL16C1 互补输出 C PAL16P8 输出极性可编程 P PAL16L8 低电平输出有效 L PAL10H8 高电平输出有效 H 器件编号 含　　义 结构代码 常用PAL器件编号 　　２．典型 PAL器件介绍 以PAL16L8器件为例： 基本结构：可编程输入/输出型。 输入/输出引出端：引脚1～9以及引脚11作为输入端； 引脚13～18可根据用户需要配置为输入端或者输出端； 引脚12和引脚19只能作为输出端。 ≥1 0 7 2 19 ≥1 8 15 3 18 ≥1 48 55 8 13 ≥1 56 63 9 12 11 ··· ··· ··· ··· ··· 1 0 3 4 7 8 11 24 27 28 31 · · · · · · · · · · · · · · · · 乘积项 0～63 PAL16L8逻辑图 所以，最多可有16个引出端作为输入端，而输出端最多为8个。输出为低电平有效。 　　乘积项：每个输出有8个乘积项，共64个乘积项。其中每个输出的第一个乘积项为专用乘积项，用于控制三态输出缓冲器。 8.1.5 PAL器件的应用 　　PAL器件速度快，功耗低，并有多种结构类型，可用来设计各种组合逻辑电路和时序逻辑电路。设计时主要考虑以下几个方面： 　　(1)一个PAL器件的输入/输出引出端总数是有限的。 　　(2)每个PAL器件输出乘积项数目是有限的。 　　(3)在具有寄存器和宏单元结构的PAL器件中，当逻辑单元中的寄存器作为内部反馈寄存器使用时，需占用一个逻辑单元，则对应的输出引出端不能再作它用；当逻辑单元作为组合输出时，也占用一个逻辑单元，其内部寄存器也不能使用。 　　(4)若具体设计要求无法用一个PAL器件完成，可选用多个PAL器件。在进行逻辑划分时，既要有效地利用每个PAL器件的资源，又要使各PAL器件间的连续数量尽量少。 　　(5)若设计组合逻辑电路，可选用纯组合型PAL器件，也可选用内部含有触发器的复合型或宏单元型PAL器件，通过编程，使之成为纯组合型器件。 　　(6)若设计时序逻辑电路，应选用带触发器的PAL器件。设计同步时序电路时，选用带反馈寄存器结构、异或结构和乘积项公用输出结构的PAL器件；设计异步时序电路时，可选用异步可编程寄存器输出结构的PAL器件。而宏