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可编程器件应用（CPLD） 实验二、多路选择器的设计(VHDL) 通过用VHDL设计一个4选1的多路选择器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。 熟悉多路选择器的功能。 进一步熟悉Quartus II集成开发系统的使用。 加深对FPGA/CPLD设计过程的了解。 参考程序：教材P101 二、实验内容 0、准备工作：创建Quartus II项目 菜单“File/New Project Wizard”, 逐步设置：工作目录、项目名和实体名；是否添加设计文件；选择器件；是否使用第三方eda工具 二、实验内容 1、设计输入：采用HDL输入方式 新建文件（菜单File/New...）?选择VHDL文件类型（VHDL File），扩展名*.vhd 输入VHDL设计的代码 文件存盘 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mux41 IS PORT( input : IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0); y : OUT STD_LOGIC ); END mux41; ARCHITECTURE rtl OF mux41 IS BEGIN PROCESS (input, sel