数字电子课程设计报告.doc

数字钟课程设计 PAGE PAGE 7 数字钟电路设计 一、电路功能要求 计时功能 要求准确计时，以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”，分和秒的计时要求为60进位。 校时功能 当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。为使电路简单，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种。“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数 。“慢校时”是用手动产生单脉冲作校时脉冲。 仿广播电台整点报时 每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。 二、方案设计 (一)数字钟电路的组成框图 图1 数字钟电路组成框图 数字钟电路组成如图1所示，由主体电路和扩展电路两大部分所组成 。 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 ；秒计数器计满60后向分计数器进位；分计数器计满60后向小时计数器进位；小时计数器按照“12翻1”规律计数。计时出现误差时可以用校时电路进行校时、校分、校秒。扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。 (二)子电路的设计 1、振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器，如图2所示。根据频率计算公式：f=1.43/(R1+2R2)C可确定图中R、C的值振荡器的周期取决于（R1+滑动变阻器R3）和R2及电容C1的值， 因为T≈0.7(R3+R1)C1;f=1/T; 由于当滑动变阻器为20%左右时振荡器输出1kHz矩形波信号，所以 f=1/[0.7×(R3×15％+R1) ×0.1μf]=1kHz 图2 555定时器组成的多谐振荡器 2. 分频器的设计 分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等。 可选用3片中规模集成电路计数器74LS161完成上述功能。每片为1/10分频，3片级联则可获得所需要的频率信号。即第1片的Q0端输出频率为500Hz，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。 3. 时分秒计数器的设计 分和秒计数器都是模M=60的计数器，其计数规律为00—01—…—58—59—00… 。可选两片74LS160，其中一片作十位计数器，另一片作个位计数器. 时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。 由于74LS160是采用8421编码的十进制计数器，即Q3Q2Q1Q0的权值大小为8421，高（十）位的权为10,所以60的状态即当计数到60时采用反馈清零方式使计数器清零。 4. 校时电路的设计 校时电路如图3所示。S1为校“分”用的控制开关，S2为校“时”用的控制开关。校时脉冲采用分频器输出的1Hz脉冲，当S1或S2分别为“0”时可进行“快校时” 。如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”。 需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还 应将其改为去抖动开关电路。 图3 快校时电路 5. 仿广播电台整点报时电路的设计 设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。如表1所示。实现电路如图4所示。 表 表1 秒个位计数器的状态 CP(秒) Q3S1 Q2S1 Q1S1 Q0S1 功 能 50 0 0 0 0 ? 51 0 0 0 1 鸣低音 52 0 0 1 0 停 53 0 0 1 1 鸣低音 54 0 1 0 0 停 55 0 1 0 1 鸣低音 56 0 1 1 0 停 57 0 1 1 1 鸣低音 58 1 0 0 0 停 59 1 0 0 1 鸣高音 00 0 0 0 0 停 图4仿广播电台整点报时电路 三、电路调试 振荡器 振荡器输出仿真波形 如图所示，振荡器输出的是矩形波，产生