第11章DSPBuilder设计规则2教学文案.pptVIP

第11章 DSP Builder设计规则 ;11.1 位宽设计规则 ; 应该注意，每一个DSP Builder模块都有自身的设计规则。在每一模块的使用说明中都包含了其位宽增长的规则。DSP Builder具有双位字类型，这种类型能支持的最大数据位宽是51位。如果希望位宽超过51位，则必须将数据总线分成多套，每套都不超过51位。如11-1所示的是一个60位加法器设计系统，分成了两个30位总线。;图11-1 两套总线方式的60位硬件加法器; 然而需要注意的是，对于这些同步时序的模块，其时钟引脚都不会直接显示在Simulink设计图上，但当SignalCompiler将设计系统转化为VHDL文件时，才自动地把时序模块的时钟引脚都连在一起，并与系统的单一时钟相接。 ; 但是，如果设计者希望在Simulink图上显示相关的信号端，并能直接控制这些信号端口，可以在DSP Builder时序模块的参数控制对话框中打开“Use Control Inputs”参数表来实现。 为了保持Simulink设计域至VHDL域的设置时钟周期的精确性，必须将“Solver”选项设定在“Fixed-step”和“discrete”状态上，并设模式为“Single Tasking”(如图11-2所示)。 ;图11-2 仿真延时参数设置; 仅从Simulink仿真的观点来看，所有的DSP Builder模块，包括时序模块，都有一固有的采样频率，这个频率值可以通过I/O口，从源模块传送到目标模块，也可以从源模块的输出脚向目标模块的输入脚传送。如果某一DSP Builder模块没有输入端口(如Increment或Pattern模块)，这种传送机制是无法进行的。所以，对于这些情况，必须在模块参数表中设定时钟信号的周期。具体步骤如下： ;(1) 用鼠标右键击该模块； (2) 选中弹出菜单中的“Block Parameters”项； (3) 在“S-Function”栏键入所希望的时钟周期?(默认为1)； (4) 点击“OK”，保存所设数据，并关闭之。 如果某一模块具有来自多个模块的不同频率的时钟驱动，则此模块(目标模块)将在Simulink仿真文件中采用其中最高频率的时钟。 图11-3是一项Single Clock Delay的Simulink设计图。 ;图11-3 Single Clock Delay设计图; 也有许多其它方式可用来规定源模块的工作频率。如图11-4所示，可以使用Sample time编辑窗来设置正弦波模块的工作频率。; 图11-4 正弦波模块参数设置 ; 在图11-3的设计中，使用的是单一时钟，这里DSP Builder没有使用PLL模块，所以所有的DSP Builder模块的采样周期都是相同的，并且，如果已打开了仿真参数中的采样时间色彩显示控制，则这些模块都以相同颜色显示。在此图中(仿真设计文件为SingleClock delay.mdl)，Sine Wave a 和Sine Wave b模块的时间值都设定在le-6，即1000 ns。 如果使用SignalCompiler将此项设计转换成RTL硬件电路描述，其设计报告将包括诸如位宽、仿真采样时钟周期值，以及可能的出错信息等(如图11-5所示)。 ;图11-5 仿真报告; 图11-6是此项设计的RTL电路图，是由LeonardoSpectrum综合器输出的。由图可见，时序模块Delay a和Delay b由单一clock提供时钟。 ;图11-6 示例Single Clock Delay的RTL电路图; 11.2.2 多时钟设计 如果设计系统中包含了来自Rate change库中的锁相环模块PLL，DSP Builder模块就将根据PLL输出时钟组中的某一时钟的上升沿来工作。图11-7是一个多时钟Delay设计系统实例，该例含多时钟支持电路。 对于含有PLL的系统，DSP Builder 将Simulink中PLL模块映射到硬件器件中的PLL核，即在设计模块中使用PLL的条件是目标器件中必须含PLL核。支持PLL模块设计的目标器件系列有：Stratix系列(支持6个输出时钟)和Cyclone系列(支持6个输出时钟)。 ; 图11-7的设计显示的是PLL模块的配置情况。其中PLL输出时钟pllclock1设定为1000?ns，而pllclock2设定为100?ns，这可由多种方法来设置。图中数据路径A工作在pllclock1上，而数据路径B工作在pllclo