第10章 系统优化、时序分析和Synplify应用.pptVIP

10-12 状态机控制串/并转换8数码静态显示 （1）实验原理： 实验与设计 10-12 状态机控制串/并转换8数码静态显示 （2）实验任务1：写出状态机PULS8的Verilog表述，并对其仿真波形进 行详细说明。如果各状态机中出现大量重复性输出操作，试用任务语句简 化之。 （3）实验任务2：根据图10-45的电路，完成全部设计，硬件实现并验证。 特别注意从FPGA至74LS164显示板的连线不能过长，以免干扰，并设置 成安全状态机！此外，为了实现既显示清晰，又无间隙闪烁，需要合理控 制状态机时钟频率和延时定时器延时量。 （4）实验任务3：为使8个数码管的小数点能独立显示控制，修改图10-45 电路。 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP43_74HC164_8LED/ 实验与设计 10.4 Chip Planner应用 10.4.1 Chip Planner应用实例 10.4 Chip Planner应用 10.4.2 Chip Planner功能说明 10.4 Chip Planner应用 10.4.2 Chip Planner功能说明 10.4 Chip Planner应用 10.4.3 利用Change Manager检测底层逻辑Change Manager的日志视图显示每个ECO更改的以下信息： （1）更改编号。 （2）节点名称（Node Name）。 （3）更改类型（Change Type）。 （4）旧值（Old Value）。 （5）目标值（Target Value）。 （6）当前值（Current Value）。 （7）用户添加的有关ECO更改的备注。 （8）状态（Status）:1.待定 2.已应用 3.无效 4.未应用 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.1 Synplify Pro设计指南 1．启动Synplify 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.1 Synplify Pro设计指南 2．创建工程 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.1 Synplify Pro设计指南 3．加入源文件 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.1 Synplify Pro设计指南 4．选择顶层文件 5．设置工程属性 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.1 Synplify Pro设计指南 6．综合前设置约束 7．综合 8．检测结果 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.2 Synplify Pro与Quartus II的接口方法 10.5 Synplify Pro的应用及其与Quartus II接口 10.5.2 Synplify Pro与Quartus II的接口方法 1．Synplify软件路径设置 10.4 Chip Planner应用 10.5.2 Synplify Pro与Quartus II的接口方法 2．设置Synplify Pro综合器 10-1 利用资源共享的面积优化方法对下面程序进行优化（仅要求在面积上优化）。 习 题 10-2 试通过优化逻辑的方式对图10-34所示的结构进行改进，给出 Verilog代码和结构图。 实验与设计 10-3 已知4阶直接型FIR滤波器的表达式如下： y (n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x (n)与 x (n -m)，m=0，1，2，3是延迟关系，m表示延迟的c l k数。 X (n -m)与h (m)的位宽均为8位，y (n)为10位，其中h (m)在模块例化 后为常数。该模块的输入为x (n)、c l k，输出为y (n)，试实现该逻辑。 10-4 对习题10-3中的FIR滤波器在速度上进行优化（在h (m)固定的情 况下），试采用流水线技术。 10-5 利用FPGA的LUT结构，构建资源占用较小的常数乘法器，改进习 题10-3和习题10-4的设计，减少模块的资源使用。 10-6 若对速度要求不高，但目标芯片的容量较小，试把习题10-3中的 FIR滤波器用串行化的方式实现。 习 题 10-7 设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位， 输出rout为32位，完成rout=a0 * a1 * a2 * a3。试实现之。对此设计进 行优化，判断以下实现方法中哪种方法更好？ （1）rout=((a0