第7章-时序逻辑电路.ppt

7.4.2 基于MSI时序逻辑电路的设计 例7.13 用74LS194和74LS138设计一个能同时产生101101和110100双序列脉冲发生器，要求电路能自启动 计数器模块和译码器模块 计数器：用74LS194(左移)构成六进制扭环形计数器 74LS194的功能表 工作方式 输入 输出 CLK S1 S0 DSR DSL D3? D0 Q3 Q2 Q1 Q0 复位 0 x x x x x x 0 0 0 0 保持 1 x 0 0 x x x Q3 Q2 Q1 Q0 左移 1 ? 0 1 0 1 x x x x Q2 Q1 Q0 0 1 右移 1 ? 1 0 x x 0 1 x x 0 1 Q3 Q2 Q1 装入数据 1 ? 1 1 x x D3? D0 D3 D2 D1 D0 7.4.2 基于MSI时序逻辑电路的设计 例7.13 用74LS194和74LS138设计一个能同时产生101101和110100双序列脉冲发生器，要求电路能自启动 计数器模块和译码器模块 计数器：用74LS194(左移)构成六进制扭环形计数器 74LS194实现六进制计数的状态转换表 Q2 Q1 Q0 DSR = Q2 Q2* Q1* Q0* 0 0 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 无法自启动，修改逻辑设计，将无效状态101引导到011，得： DSR=Q2+Q2Q1Q0=Q2+Q1Q0=Q2(Q1+Q0) 7.4.2 基于MSI时序逻辑电路的设计 例7.13 用74LS194和74LS138设计一个能同时产生101101和110100双序列脉冲发生器，要求电路能自启动 译码器模块：用计数状态控制74LS138，再经组合输出 例7.13的真值表 Q2 Q1 Q0 (74194) C B A (74138) mi =1 （74138） Z1 Z2 0 0 0 m0 1 1 0 0 1 m1 0 1 0 1 1 m3 1 0 1 1 1 m7 1 1 1 1 0 m6 0 0 1 0 0 m4 1 0 Z1=m0+m3+m4+m7=Y0Y3Y4Y7 Z2=m0+m1+m7=Y0Y1Y7 7.4.2 基于MSI时序逻辑电路的设计 例7.13 用74LS194和74LS138设计一个能同时产生101101和110100双序列脉冲发生器，要求电路能自启动 Z1=m0+m3+m4+m7=Y0Y3Y4Y7 Z2=m0+m1+m7=Y0Y1Y7 DSR=Q2+Q2Q1Q0=Q2+Q1Q0=Q2(Q1+Q0) 几种常用的集成计数器 CLK脉冲引入方式 型号 计数模式 清零方式 预置数方式 同步 74LS160 (74160) 74LS161 (74161) 74LS162 (74162) 74LS163 (74163) 74LS190 (74190) 74LS191 (74191) 74LS192 (74192) 74LS193 (74193) 十进制加法 4位二进制加法 十进制加法 4位二进制加法 单时钟十进制可逆 单时钟4位二进制可逆 双时钟十进制可逆 双时钟4位二进制可逆 异步(低有效) 异步(低有效) 同步(低有效) 同步(低有效) 无 无 异步(高有效) 异步(高有效) 同步(低有效) 同步(低有效) 同步(低有效) 同步(低有效) 异步(低有效) 异步(低有效) 异步(低有效) 异步(低有效) 异步 74LS290 (74290) 74LS293 (74293) 二-五-十进制加法 二-八-十六进制加法 异步(高有效) 异步(高有效) 无 无 7.4.2 基于MSI时序逻辑电路的设计 习题 7.4 图7.53所示电路是用计数器74160构成的程控分频器。 1）试确定其输出信号Z的频率。 2）如果要实现68分频，预置数Y应该为多少？ 7.4.2 基于MSI时序逻辑电路的设计 习题 7.5某分频电路如图7.54所示。 1）当分频控制信号Y=(101000)2时，输出信号Z的频率为多少？ 2）欲使信号Z的频率为2KHz，分频控制信号Y应该取什么值？ 3）当分频控制信号Y取何值时，输出Z的频率最高？Z的最高频率为多少？ 4）当分频控制信号Y取何值时，输出Z的频率最低？Z的最低频率为多少？ 本章小结 几种常见时序逻辑电路的原理及相应的MSI： ——寄存器、移位寄存器、计