EDA数字频率计实验报告.docxVIP

实验四：数字频率计的设计 1．实验目的 熟悉Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。 熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。 学习VHDL基本逻辑电路的综合设计应用。 2.实验内容 设计并调试好8位十进制数字频率计，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。 3．实验要求 （1）画出系统的原理图，说明系统中各主要组成部分的功能。 （2）编写各个VHDL源程序。 （3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。 （4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。 （5）记录系统仿真、逻辑综合及硬件验证结果。 （6）记录实验过程中出现的问题及解决办法。 4.实验条件 （1）开发条件：Quartus Ⅱ 8.0。 （2）实验设备：GW48-CK实验开发系统。 （3）拟用芯片：EP3C5F484C8N。 5.实验设计 1）系统原理图 本设计8位数字频率计，它由1个CLKGEN分频模块，1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、1个32位锁存器REG32B，动态信号产生模块CTRLS、数据动态显示模块DISPLAY组成。 6个模块按照图4.1所示的原理图构成顶层电路dtFREQ。 图4.1分频、测频、锁存模块 图 4.2 dtFREQ电路原理图 2）VHDL程序 数字频率计FREQ的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。 CNT10的VHDL源程序： --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC ); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK, CLR, ENA) IS BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=1001 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLK, CQI) IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CQI1001 THEN CO=0; ELSE CO=1; END IF; END IF; END PROCESS; CQ=CQI; END ARCHITECTURE ART; REG32B的VHDL源程序： --REG32B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ENTITY REG32B; ARCHITECTURE ART OF REG32B IS BEGIN PROCESS(LOAD,DIN) IS BEGIN IF(LOADEVENT AND LOAD=1)THEN DOUT=DIN; END IF; END PROCESS; END ARCHITECTURE ART; TESTCTL的VHDL源程序： --TESTCTL.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UN