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CMOS组合逻辑门的设计. * 输出的情况 一旦动态门的输出放电就不可能再充电，直到进行下一次预充电 门的输入在求值期间最多只能有一次变化 在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在CL 动态逻辑门的重要特性： 逻辑功能由NMOS下拉网络实现 晶体管的数目明显少于静态情况：为N+2而不是2N 无比的逻辑门 只有动态功耗 具有较快的开关速度 设计考虑 用对偶的方法来实现另一形态的动态逻辑 p型动态门的缺点是比n型动态门慢 CMOS组合逻辑门的设计. * 6.3.2 动态逻辑的速度和功耗 预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应当避免PMOS太大，因为它会降低门的速度并增加时钟线上的电容负载 例6.15 一个四输入的动态NAND门 Clk Clk In1 In2 In3 In4 Out -0.5 0.5 1.5 2.5 0 0.5 1 In Clk Out Time, ns Voltage #Trns VOH VOL VM NMH NML tpHL tpLH tp 6 2.5V 0V VTn 2.5-VTn VTn 110ps 0ns 83ps CMOS组合逻辑门的设计. * 静态门的参数与时间有关 输出电压下降的数量与输入电压以及允许的求值时间密切相关 如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言之，开关阈值确实与时间相关 VG CLK Vout (VG=0.55) Vout (VG=0.5) Vout (VG=0.45) CMOS组合逻辑门的设计. * 正面考虑 实际电容较小 每个时钟周期最多只能翻转一次 不存在短路功耗 负面考虑 时钟功耗很大 晶体管数目大于实现该逻辑所要求的最小一组晶体管 当增加抗漏电器件时，可能有短路功耗 由于周期性的预充电和放电操作，表现出较高的开关活动性 对于均匀分布的输入，N个输入门的翻转概率为 α0→1=N0/2N In1 In2 PDN In3 Me Mp CLK CLK Out CL 动态门的功耗 CMOS组合逻辑门的设计. * 例6.16 动态逻辑的活动性估计 CL A B B A VDD CL CLK B A VDD CLK A B Out 0 0 1 0 1 0 1 0 0 1 1 0 A. 静态NOR门 B. n型动态NOR门 C. 真值表 CMOS组合逻辑门的设计. * 思考题6.8 活动性计算 计算四输入动态NAND门的活动性因子，假设各输入是独立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和PD=1 = 0.4 6.3.3 动态设计中的信号完整性问题 电荷泄漏 电荷分享 电容耦合 时钟馈通 CMOS组合逻辑门的设计. * 电荷泄漏 CL CLK CLK Out A=0 Mp Me Leakage sources CLK VOut Precharge Evaluate 1 2 3 4 动态电路要求一个最低的时钟频率，一般在几千赫兹左右 A. 漏电来源 B. 对波形的影响 CMOS组合逻辑门的设计. * 例6.17 动态电路中的漏电 考虑所有器件都为0.5?m/0.25 ?m的简单反相器 CLK Out -0.5 0.5 1.5 2.5 0 20 40 Time (ms) Voltage (V) 分析：由于PMOS上拉提供的漏电流，输出稳定在由下拉和上拉器件组成的电阻分压器决定的一个中间电压上 CMOS组合逻辑门的设计. * 电荷泄漏的解决方案 增加一个泄漏晶体管(伪NMOS型的上拉器件)，来补偿由于下拉漏电路径造成的电荷损失 泄漏管通常以反馈形式实现，以同时消除静态功耗 CL CLK CLK Me Mp A B Out Mkp Keeper VDD CL CLK CLK Me Mp A B Out Mkp Keeper VDD CMOS组合逻辑门的设计. * 电荷分享 原本存储在电容CL上的电荷就在CL和Ca之间重新分配，这就造成输出电压下降。Vout过低会引起静态功耗，以及电路工作可能出错 当?Vout =－VDD(Ca/(Ca+CL))的值足够大，使得Vout低于它所驱动的门的开关阈值，电路工作就会出错 CL CLK CLK Ca Cb B=0 A Out Mp Me CMOS组合逻辑门的设计. * 例6.18 电荷分享 在什么条件下会造成节点y上电压降的最坏情况? (假设在预充电工作期间所有位于低电平，所有所隔离的内部节点开始时为0V)