SAP-1 CPU及计算机组成架构介绍.pptVIP

SAP-1 Cpu 电路设计;实验目的：;实验原理;小组成员;一.SAP-1 CPU及计算机的组成架构简介;所有寄存器是以三态(three state)输出方式，连接至webus上。虽然现在不是使用传统TTL电路组成，而是使用CPLDFPGA类型组件来实现它，这也就意味着图1的一些功能方块或一些控制线需要作部分调整或修改，但无论如何对于每个方块所扮演的角色，是绝对有必要了解的！;Program counter;;4.指令寄存器 属于CPU内的控制单元,主要是将在RAM的8位数据,通过Wbus后读入指令寄存器,然后再把数据一分为二,较高的4位属于指令部分,送至下一级的“控制器”,而较低的4位属于数据部分,将会被送至Wbus。 5.控制器/序列发生器 这个项目也是属于CPU内控制单元的一部分，这个控制器在程序执行时，负责送出整个计算机的时序信号CLK，而且会把指令寄存器送来的４位指令，解译成12位的控制信号，由这组控制信号指挥其它的功能方块，完成该指令的运作。由于使用VHDL语言设计整个SAR-1，依照语法的使用，这部分会被省略，而且不会影响整个CPU运作。 6.累加器 累加器是个８位的缓冲寄存器，它是存放目前计算机执行的实时数据地方。不同的指令也将使它产生不同的工作方式。;7.加减法器 　这个加减法器负责执行数学的加法和减法运算，而且运算的结果会放回“累加器”暂存