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《EDA技术与应用》 课程设计总结报告
项
日 名称：基于FPGA的数字时钟设计与实现
学
院：电气与电子工程学院
班
级：
姓
名： （学号： ）
课程设计时间:
指导教师:
电子信息工程系制
2013年］2月］日
一、课程设计的目的与任务
二、课程设计前的准备工作（包括资料查找、相关知识准备等）
三、课程设计用的主要设备与材料
四、课程设计内容与步骤
1、24时制时钟底层部件程序:
60进制计数器程序：
LIBRARY ieee;
USE iccc.std_logic_l 164.all;
LIBRARY 1pm;
USE lpm.all;
ENTITY liushijishu IS
PORT
(
clock : IN STD_LOGIC ;
cout : OUT STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (5 DOWNTO 0)
)；
END liushijishu;
ARCHITECTURE SYN OF liushijishu IS
SIGNAL sub_wire0SIGNAL sub wirel:
SIGNAL sub_wire0
SIGNAL sub wirel
:STD_LOGIC_VECTOR (5 DOWNTO 0);
COMPONENT lpm_countcr
GENERIC ( lpm_direction : STRING;
lpm_modulus : NATURAL;
lpm_port_updown : STRING; lpm_typc : STRING;
lpm_width : NATURAL
)；
PORT(
clock : IN STD_LOGIC ;
cout: OUT STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (5 DOWNTO 0)
END COMPONENT;
BEGIN
cout = sub_wire0;
q = sub_wire 1(5 DOWNTO 0);
lpm_countcr_componcnt: lpm_countcr GENERIC MAP (
lpm_direction = UP, lpm_modulus = 60, lpm_port_updown = PORT.UNUSED1, lpm.typc = “LPM_COUNTER“， lpm_width = 6
)
PORT MAP (
clock = clock,
cout = sub_wirc0,
q = sub_wire 1
)；
END SYN;
24进制计数器程序：
LIBRARY iccc;
USE ieee.std_logic_l 164.all;
LIBRARY lpm;
USE lpm.all;
ENTITY twentyfour IS
PORT
(
clock : IN STD_LOGIC ;
cout : OUT STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0)
)；
END twentyfour;
ARCHITECTURE SYN OF twentyfour IS
SIGNAL sub_wire0 : STD_LOGIC ;
SIGNAL sub_wirel : STD_LOGIC_VECTOR (4 DOWNTO 0);
COMPONENT lpm_counter
GENERIC (
lpm_dircction lpm_modulus
1 pm_port_updown lpm_type lpm_width
:STRING;
:NATURAL;
:STRING
:STRING;
:NATURAL
)；
PORT(
clock
:IN STD.LOGIC ;
cout: OUT STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0)
)；
END COMPONENT;
BEGIN
cout = sub_wirc0;
q = sub_wirel(4 DOWNTO 0);
lpm_counter_component: lpm_counter GENERIC MAP (
lpm_dircction = UP, lpm_modulus = 24, lpm_port_updown = ”PORT_UNUSED”, lpm.type = LPM_COUNTER“， lpm_width = 5
)
PORT MAP (
clock = clock,
cout = sub_wire0,
q = sub_wire 1
);
END SYN;
2、24时制时钟顶层原理图:
.^11
MmT.站
MmT.站 lAOra ?|*| 2m2Bm JM28m SUH iM
五
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