FPGA实验报告北信科.docVIP

实验报告 课程名称 复杂可编程逻辑器件及数字系统设计 实验项目 FPGA上机实验 实验仪器 计算机 quartusl I软件 系 别 仪器科学与光电工程学院 专 业 测控技术与仪器 班级/学号 测控1001 学生姓名 实验日期 2012. 12 成 绩 指导教师 实验三 时序逻辑电路的设计 一、 实验目的 设计8位锁存器、60分频器，并在实验装置上验证所设计的电路； 了解时序逻辑电路的设计特点。 二、 实验要求 用原理图输入方式设计8位锁存器、用AHDL输入方式设计60分频器。验证电路的外 圉器件可选用按键输入、数码管输出。 三、 实验程序 1、LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY keep IS PORT(clk,cr,cd:IN stdjogic; d:IN std_logic_vector(7 DOWNTO 0); q:OUT std」ogic_vector(7 DOWNTO 0)); END; ARCHITECTURE wl OF keep IS BEGIN PROCESS(clk,cr)??进程的敏感信号为时钟elk和清零信号cr BEGIN IF cr=l THEN q=(OTHERS=,0);-如果 cr=l 则异步清零 ELSIF rising_edge(clk)THEN■■否则如果检测到时钟上升沿则嵌套