FPGA中全局时钟的运用.docVIP

FPGA中全局时钟的运用（转贴） FPGA的全局时钟应该是从晶振分出來的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL 或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以金局时钟引脚需要有很大的驱动能力， FPGA 一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强。但是如果这些引脚用完了， 就只能用一般的引脚了，而他们的驱动能力不强，有可能不能满足你的时序要求。（驱动能力小的，产生的 延迟会人一些） 理论上，FPGA的任意一个管脚都可以作为时钟输入端口，但是FPGA专门设计了全局时钟，全局时钟总 线是一条专用总线，到达片内各部分触发器的时间最短， 不见得是时间最短，而是到达片内各部分触发器的skew最小 所以用全局时钟芯片工作授可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出 现不够用的悄况。 与全局时钟资源相关的原语 常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL 和 DCM 等。 1.IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所冇从全局时钟管脚输入 的信号必须经过IBUF元，否则在布局布线时会报错oIBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、 LVDCI LVDS