计组实验报告8(1).doc

实验报告 2014 年 05 月 29 日 成绩： 姓名 曹亚娟 学号班级专业 计算机科学与技术 课程名称 《计算机组成原理》 任课老师 冯建文 指导老师 冯建文 机位号 实验序号 8 实验名称 实现R型指令的CPU设计实验 实验时间 2014.05.29 实验地点 1教225 实验设备号 一、实验程序源代码 module test_8(input rst, input clk, input [2:0]SW, output reg[7:0]LED, output [31:0]ALU_F ); wire[31:0] instcode; wire[31:0] DA,DB; wire ALU_ZF,ALU_OF; wire[2:0]ALU_OP; wire Write_Reg; integer i; read read1(clk,rst,instcode); yima yima1(instcode[31:26],instcode[5:0],ALU_OP,Write_Reg); jicunqidui jicun1(instcode[25:21],instcode[20:16],instcode[15:11],ALU_F,Write_Reg,clk,rst,DA,DB); ALU ALU1(ALU_OP,DA,DB,ALU_F,ALU_OF,ALU_ZF); always@(*) begin case(SW) 3b000:LED=ALU_F[7:0]; 3b001:LED=ALU_F[15:8]; 3b010:LED=ALU_F[23:16]; 3b011:LED=ALU_F[31:24]; 3b100:begin LED[1]=ALU_OF;LED[0]=ALU_ZF;end default LED=8 endcase end Endmodule module read( input clk, input rst, output [31:0] Inst_code ); reg [31:0] pc; wire [31:0] pc_new; ROM test(.clka(clk),.addra(pc[7:2]),.douta(Inst_code)); assign pc_new=pc+4; always@(negedge clk or posedge rst ) begin if(rst) pc=32h0000_0000; else pc=pc_new; end endmodule module yima( input[5:0] OP, input [5:0]func, output reg[2:0]ALU_OP, output reg Write_Reg ); always@(*) begin if(OP==6b000000) case(func) 6b100000:ALU_OP=3b100; 6b100010:ALU_OP=3b101; 6b100100:ALU_OP=3b000; 6b100101:ALU_OP=3b001; 6b100110:ALU_OP=3b010; 6b100111:ALU_OP=3b011; 6b101011:ALU_OP=3b110; 6b000100:ALU_OP=3b111; default:ALU_OP=3b000; endcase Write_Reg=func[0]; end endmodule module jicunqidui( input[4:0] R_Addr_A, input[4:0] R_Addr_B, input[4:0] W_Addr, input[31:0] W_Data, input Write_Reg, input clk, input reset, output [31:0] R_Data_A, output [31:0] R_Data_B ); reg [31:0] REG_Files[0:31]; integer i; assign R_Data_A = REG_Files[R_Addr_A]; assign R_Data_B = REG_Files[R_Addr_B]; always @(posedge clk or posedge reset) begin if(reset) begin for(i=0;i=31;i=i+1) RE