Verilog HDL与FPGA数字系统设计ch09_ 时序分析与逻辑优化.pptVIP

TimeQuest TA：查看时钟和I/O时序 使用Setup Hold Summary Report查看所有时钟上的最坏路径 正的裕量显示黑色，负的裕量显示红色 获得summary Report 使用 create_timing_summary 命令 使用 Report Setup Summary Report Hold Summary Compilation Report 中的 TimeQuest 分类 更详细的分析 Report Timing report_timing 命令 TimeQuest TA：查看时钟和I/O时序 TimeQuest TA：False paths False paths——不需要分析的路径 因逻辑功能不需分析 如测试逻辑、静态寄存器 因时序要求不需分析 如用于连接异步时钟域信号使用的同步电路 必须告诉TimeQuest去忽略False paths TimeQuest TA：Set False Paths set_false_path [-fall_from clocks] [-rise_from clocks] [-from names] [-through names] [-to names] [-fall_to clocks] [-rise_to clocks] [-setup] [-hold] targets TimeQuest TA：无效路径例子1 set_false_path –from [get_pins reg1|clk] \ –to [get_pins reg2|datain] TimeQuest TA：无效路径例子2 set_false_path –fall_from clk1 \ –to [get_pins test_logic|*|datain] set_false_path –from [get_pins test_logic|*|clk] \ -to [get_pins test_logic|*|datain] set_false_path –from [get_pins test_logic|*|clk] \ -to [get_ports test_out] TimeQuest TA：Clock 加在电路中任何节点的周期性重复电平信号都可以称为时钟 内部时钟：加在电路中的作为Cell时钟输入的信号 “虚拟”时钟：并没有实际输入，或并不与电路直接有关的时钟信号。比如由FPGA输出给外部电路的时钟 采用节点名字或一些有实际意义的名字命名时钟 两种时钟： 基本时钟 绝对的或基础的时钟，一般是外部输入 衍生时钟 由某个源时钟衍生出来的时钟，必须指定与源时钟的关系 由某些功能模块输出的时钟，如锁相环输出 所有时钟都是由联系的 TimeQuest TA：Clock约束 Create clock Create generated clock PLL clocks Automatic clock detection creation Default constraints Clock latency Clock uncertainty Automatically Derive Uncertainty Common Clock Path Pessimism Removal TimeQuest TA：Create Clock create_clock [-name clock_name] –period time [-waveform {rise_time fall_time}] [targets] [-add] create_clock –period 20.0 –name clk_50 [get_ports clk_in] create_clock –period 10.0 –waveform {2.0 8.0} [get_ports sysclk] TimeQuest TA：采用GUI创建时钟 TimeQuest TA：Name Finder TimeQuest TA：Generated Clock create_generated_clock [-name clock_name] -source master_pin [-master_clock clock_name] [-divide_by factor] [-multiply_by factor] [-duty_cycle percent] [-invert] [-phase degrees] [-edges edge_list] [-edge_shift shift_list] [targets] [-add] TimeQuest TA：用GUI创建衍生时钟 TimeQuest TA：衍生时钟例1 crea