单周期cpu及其veriloghdl设计.pptxVIP

第5章 单周期CPU及其Verilog HDL设计;CPU的构成 (Control Unit);单周期CPU 单周期(Single-Cycle) CPU执行一条指令用一个时钟周期;5.1? 执行指令所需的硬件电路;指令例子: ADD R6, R1, R2 ;;例: lw r24, 100(r15) ; r24 -- memory[r15+100];MIPS指令格式;20 MIPS指令;20 MIPS指令;取指部件(Instruction Fetch Unit) ;a;5.1.2 寄存器计算类型指令执行时所需电路;执行add,sub,and,or,xor指令所需的CPU电路;Sll指令;执行sll,srl,sra指令所需的电路;Sll电路的追加;5.1.3 立即数计算类型指令执行时所需电路;sext;Lui指令;sext;regrt;5.1.4 访问存储器类型指令执行时所需电路 ;sext;Sw指令;sext;regrt;(Branch on Equal);sext;regrt;(Jump);0 1 2 3;Jal指令;qa;Jr指令;a do;qa;寄存器由N位触发器构成 CPU中的不同类型寄存器 由锁存器构成的暂存器：带“写使能”信号 用于和总线相连的、输出端带三态门的寄存器：带“三态门控”信号 带复位(清0)功能的寄存器 带计数(自增)功能的寄存器 带移位功能的