逻辑代数第9章 可编程逻辑器件20101201.pptVIP

ISP的优越性 设计 设计修改方便，产品面试速度快，减少原材料成本，提高器件及板级的可测试性。 制造 减少制造成本，免去单独编程工序，免去重做印刷电路板的工作，大量减少库存，减少预处理成本，提高系统质量及可靠性。 现场技术支持 提供现场系统重构或现场系统用户化的可能，提供遥控现场升级及维护的可能。 * Altera公司的MAX系列CPLD * MAX系列CPLD引脚的分类 全局信号 专用引脚 通用输入输出引脚 电源与地 * MAX系列CPLD引脚的分类 全局信号 INPUT/GCLK1 －－全局时钟信号 INPUT/GCLRn －－全局清零信号 INPUT/OE1 －－全局使能信号 INPUT/OE2/GCLK2 －－全局使能/时钟信号 * MAX系列CPLD引脚的分类 专用引脚：TDI / TMS / TCK / TDO 作用 在线编程 边界扫描 * MAX系列CPLD引脚的分类 通用输入输出引脚 I/O 可编程为：IN/OUT/INOUT 常见的状态为：高/低/高阻 * PLA 例：用PLA实现逻辑函数 * PAL的基本结构 A B C D 或阵列 (固定) 与阵列(可编程) * PAL器件的特点 “与或阵列”中或阵列固定、与阵列可编程的结构 为了增强电路的功能和提高使用的灵活性，增加了各种形式的输出电路和反馈结构，从而构成了不同型号的PAL器件。 * PAL各种的输出电路1/5 专用输出结构 一个引脚只能作为输出使用 * PAL各种的输出电路2/5 可编程输入/输出结构 通过对三态缓冲器控制端进行编程使得引脚作为输入或输出使用。 * PAL各种的输出电路3/5 寄存器输出结构： 乘积项之和送入到受全局时钟控制的D触发器中，在时钟的上升沿到达D触发器的输出 * PAL各种的输出电路4/5 异或寄存器输出结构： 通过异或门后送入D触发器 * 异或寄存器输出结构应用 I/O m2 m3 m7 F(A,B,C) =1 F(A,B,C) * PAL各种的输出电路5/5 运算选通反馈结构 该电路结构在异或寄存器结构的基础上增加了反馈选通电路。 * PAL应用举例 试用PAL16L8实现2×2乘法器(输入A1A0和B1B0分别为两位二进制数，输出为结果F3F2F1F0)。 逻辑方程为： * PAL应用举例 * GAL概述 由可编程的与阵列去驱动固定的或阵列 GAL器件的每个输出引脚都接有一个输出逻辑宏单元OLMC(Output Logic Macro Cell)， 基本组成结构 输入 电路 与门 阵列 可编程的输出逻辑宏单元(OLMC)和或阵列结构 输入信号 互补输入 乘积项 输出函数 反馈输入信号 * GAL的组成 8个输入缓冲器(2~9脚)与8个反馈/输入缓冲器 8?8个与门可形成与阵列的64个乘积项 8个输出逻辑宏单元OLMC 系统时钟CLK(脚1)输入缓冲器 三态输出缓冲器的公用使能信号OE(脚11)的输入缓冲器 * 输出逻辑宏单元OLMC 反馈数据选择器 输出数据 选择器 三态数据 选择器 乘积项数据选择器 * 输出逻辑宏单元OLMC 八输入或门G1同“与阵列” 实现“与或”逻辑。 异或门G3是极性控制门。 D触发器对异或门的输出起记忆作用，使OLMC组成时序逻辑电路。 四个数据选择器 乘积项数据选择器PTMUX 三态数据选择器TSMUX 反馈数据选择器FMUX 输出数据选择器 * OLMC的5种组态 GAL16V8的OLMC(n)宏单元有5种组态 专用输入组态 专用输出组态 复合输入输出组态 寄存器组态 寄存器组合I/O组态 * 专用输入组态 在专用输入组态下OLMC的输出三态门被禁止，此时只能接收相邻OLMC的输出，即本级OLMC成为专用输入组态。 三态门的禁止使得输出通道上的全局控制信号如CLK、OE信号不再起作用。 编号为15和16的OLMC没有接至相邻输出逻辑宏单元的连线，因此这两个输出逻辑宏单元用作专用输入组态时，不能作为相邻OLMC的输入信号使用。 * 专用输出组态 不受全局信号CLK和OE的控制 没有反馈到输入的与或阵列 电路只用作输出，而且D触发器的输出被旁路，因此专用输出组态是组合输出 * 反馈选通组合输出组态 选通的含义是指乘积项之和经过异或门送入三态缓冲器，该三态缓冲器受第一个乘积项的控制选通输出。 * 寄存器输出组态 乘积项数据选择器选择第一乘积项作为或门输入；输出数据选择器选择D触发器的输出送入三态缓冲器，且三态缓冲器由全局使能信号来选通 * 时序电路组合输出组态 至少有一个宏单元为寄存器输出模式，输出极性由XOR(n)来定 * CPLD的基本结构与功能 CPLD的基本组成 可编程I/O单元 可编程连线资源 若干基本逻辑单元组成的逻辑块 * CPLD的基本结构与功能 基本逻