逻辑代数第10章 数字系统设计基础20101201.pptVIP

（2）实体说明(Entity Declaration) 描述一个设计的外貌，即定义对外的输入输出接口以及一些参数定义 格式如下： ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END ENTITY 实体名; 10-* 实体说明之 PORT(端口)说明 格式如下： PORT ( 端口名 : 端口模式 数据类型 ; { 端口名 : 端口模式 数据类型} ) ; 端口名是设计者为实体的每一个对外通道所取的名字 端口模式用于定义端口上数据的流动方向和方式 10-* 关于信号方向 IN IN IN OUT BUFFER INOUT OUT 10-* 数据类型 VHDL作为一种强类型语言，任何一种数据对象（信号、变量、常数）必须严格限定其取值范围，即对其传输或存储的数据类型作明确的界定。 常见的数据类型主要有STD_LOGIC(标准逻辑位)、STD_LOGIC_VECTOR (标准逻辑位向量)、BIT(逻辑位)、BIT_VECTOR(位向量)。 BIT数据类型的信号规定的取值范围是逻辑位1和0。在VHDL中，逻辑位0和1的表达必须加单引号 ，否则VHDL综合器将0和1解释为整数数据类型INTEGER。 10-* “实体说明”举例 触发器的实体 ENTITY DFF1 IS PORT( CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END DFF1; 10-* （3）结构体(Architecture Body) 能被仿真的实体都包含有结构体 一个实体可以有多个结构体。 不同的结构体可以采用不同的描述方式 结构体的命名只要符合标识符的规定就可以。但是结构体一般采用行为/寄存器/结构描述方式。 10-* 结构体的一般形式 ARCHITECTURE arch_name OF entity_name IS --声明区，声明结构体内所用的内部信号及数据类型 --若使用元件例化，则声明所用的元件 BEGIN --CONCURRENT SIGNAL ASSIGNMENTS; --PROCESS; --COMPONENT INSTANTIATIONS; END arch_name; 10-* 10.3.1 数字逻辑功能电路的VHDL建模 例10.3.1 二输入或门。 Library IEEE； Use IEEE.STD_LOGIC_1164.ALL； Entity or_2 is Port(in1，in2：in STD_LOGIC； out1：out STD_LOGIC)； End or_2； Architecture logic of or_2 is Begin Process(in1，in2) If in1=’0’ and in2=’0’ then out1=’0’； Else out1=’1’； End If； End Process； End logic； 一 .门电路建模 10-* 例10.3.2 二输入与非门。 Library IEEE； Use IEEE.STD_LOGIC_1164.ALL； Entity nand_2 is Generic（delay：TIME）；--定义delay的数据 类型为时间 Port(in1，in2：in STD_LOGIC； out1：out STD_LOGIC)； End nand_2； Architecture logic of nand_2 is Begin out1=in1 nand in2 after delay； End logic； 10-* 例10.3.3 二输入异或门。 Library IEEE； Use IEEE.STD_LOGIC_1164.ALL； Entity xor_2 is Port(in1，in2：in STD_LOGIC； out1：out STD_LOGIC)； End xor_2； in1 in2 out1 0 0 0 0