基于VerilogHDL设计的数字时钟.docxVIP

WORD格式 专业资料整理 .. 深圳大学考试答题纸 (以论文、报告等形式考核专用 ) 二○ 18 ～二○ 19 学年度第 一 学期 课程编 1602080001 课程名称 硬件描述语言与逻辑综合 主讲教师 刘春平 评分 号 学 姓名 李思豪 专业年级 电子科学与技术 16 级 1 班 号 教师评语： 题目： 基于 Verilog HDL 设计的数字时钟 摘 要：本文利用 Verilog HDL 语言自顶向下的设计方法设计多 功能数字钟，突出了其作为硬件描述语言的良好的可读性、 可移植性 和易理 解等 优点 ，并通过 Altera QuartusⅡ 6.0 和 cyclnoe II EP2C35F672C6 完成综合、仿真。此程序通过下载到 FPGA芯片后， 可应用于实际的数字钟显示中 关键词： Verilog HDL ；硬件描述语言； FPGA 优质范文 .. 目录 一、实验任务 3 实验目的 3 实验要求 3 二、设计思路 3 三、实验结果 10 四、总结与收获 14 优质范文 .. 一、实验任务 实验目的 深入了解基于 quartus ii 工具的复杂时序逻辑电路的设计。 理解并熟练利用 EDA工具进行综合设计。 熟练掌握芯片烧录的流程及步骤。 掌握 Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的 24 小时数字钟，它包括以下几个组成部分： ① 显示屏，由 6 个七段数码管组成，用于显示当前时间 ( 时：分，秒 ) 或设置的秒表时间； ② 复位键 复位所有显示和计数 ③ 设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④ 秒表键，用于切换成秒表功能 基本要求 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上 显示当前时间。 秒表功能：设置时间，进行倒计时功能 设置新的计时器时间： 按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。 二、设计思路 1、总原理框图： 优质范文 .. 原理如上图所示，时钟由分频器模块，数码管显示模块，计时器模块三个模块构成，每个模块实现如下的不同功能，最后通过在顶层模块的调用，来实现时钟功能。 顶层模块： 顶层模块调用三个字模块，并且定义输入输出口，代码输入所示： module myclock2(daojishi,stop,clk,reset,shi,fen,miao,miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2) ; input clk,reset,stop,shi,fen,miao,daojishi; output[6:0] miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2; wire[3:0] miao1,miao2,fen1,fen2,shi1,shi2; wire clk_1hz; divider_1HZ divider1hz(clk_1hz,reset,clk); count count1(daojishi,shi,fen,miao,stop,miao1,miao2,fen1,fen2,shi1,shi2,reset,clk_1hz); decode4_7 d0(miaoout1,miao1); decode4_7 d1(miaoout2,miao2); decode4_7 d2(fenout1,fen1); decode4_7 d3(fenout2,fen2); decode4_7 d4(shiout1,shi1); decode4_7 d5(shiout2,shi2); endmodule 输入输出端口类型功能表： 引脚名 类型 功能 daojishi input 秒表倒计时模式 stop input 暂停按键 clk input 晶振脉冲 reset input 复位按键 shi input 小时调节按键 fen input 分钟调节按键 miao input 秒调节按键 miaoout1 output 秒个位数码管输出 miaoout2 output 秒十位数码管输出 fenout1 output 分个位数码管输出 fenout2 output 分十位数码管输出 shiout1 output 时个位数码管输出 shiout2 output 时十位数码管输出 三个子模块的原理和代码： （ 1）分频模块 ： 分频模块的作用主要是要获得各种频率的时钟信号。输入信号 27MHZ 的信号，要想获得 1HZ 的信号作为秒脉冲计时， 则要对 27MHZ 信号分频。通过计数 优质范文 .. 的方式，当计数从 0 开始到时，1HZ 信号取反一次， 计数又从 0 开