06-1 FPGA时序逻辑电路设计（一）.pptxVIP

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2020-02-18 发布于天津
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06-1 FPGA时序逻辑电路设计（一）.pptx

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FPGA时序逻辑电路设计; 2 ;本节设计一个计数器，使AC620开发板上的4个LED状态每500ms翻转一次。AC620开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。这样可以计算得出500ms = 500_000_000ns/20ns = 25_000_000，即需要计数器计数25_000_000次，也就是需要一个至少25位的计数器（22525_000_000224）。且每当计数次数达到需要清零并重新计数。计数器的核心元件是触发器，基本功能是对脉冲进行计数，其所能记忆脉冲最大的数目称为该计数器的模/值。计数器常用在分频、定时等处。计数器的种类很多，按照计数方式的不同可以分为二进制计数器、十进制计数器以及任意进制计数器，按照触发器的时钟脉冲信号来源可分为同步计数器与异步计数器。按照计数增减可分为加法计数器、减法计数器以及可逆计数器。 Verilog HDL之所以被称为硬件电路描述语言，就是因为我们不是在类似C一样进行普通的编程，而是在编写一个实际的硬件电路，例如在上一讲Intel FPGA设计流程中设计的一个二选一选择器最后就是被综合称为一个真正的选择器。上面提到计数器即为加法器、比较器、寄存器以及选择器构成。;实验原理;实验过程;补充实验;本章小结;请以此为基础，设计出逻辑电路驱动4个LED灯以不同的频率闪烁，并进行仿真以及板级验证。此处闪烁频率周期可分别为250ms、500ms、1s以及2s，在仿真时同样可以与前面做法相同，通过成倍数缩小时钟周期来加快仿真速度。 ;本节完;Numpy