先行进位加法器课件.docxVIP

实验四 32 位先行进位加法器 、、  功能概述 串行进位加法器延时很大，每级的输出结果都要等上一级 的进位到来才可以求和算出结果，这次实验对普通全加器进行 改良，改良为先行进位加法器。 先行进位加法器，各级的进位彼此是独立产生，只与输入数 据 A，B 和 C_in 有关，将各级间的进位级联传播给去掉了，这 样就可以减小进位产生的延时。每个等式与只有三级延迟的电 路对应，第一级延迟对应进位产生信号和进位传递信号，后两 级延迟对应上面的积之和。通过这种进位方式实现的加法器称 为超前进位加法器。因为各个进位是并行产生的，所以是一种 并行进位加法器。 、、  实验原理 1、设二进制加法器第 i 位为 A  i，B  i，输出为 S  i，进位输入为 C  i， 进位输出为 Ci+1，则有： Si=Ai⊕Bi⊕C  i （1-1） C  i+1  =A  i  * B  i+ A  i  *C  i+ B  i*C  i  =A  i  * B  i+（A  i+B  i）* C  i （1-2） 令 Gi = Ai * Bi , Pi = Ai+Bi，则 Ci+1= Gi+ Pi *Ci 当 Ai 和 Bi 都为 1 时，Gi = 1， 产生进位 Ci+1 = 1 当 Ai 和 Bi 有一个为 1 时，Pi = 1，传递进位 Ci+1= Ci 因此 Gi 定义为进位产生信号，Pi 定义为进位传递信号。Gi 的优 先级比 Pi 高，也就是说：当 Gi = 1 时（当然此时也有 Pi = 1），无 条件产生进位，而不管 Ci 是多少；当 Gi=0 而 Pi=1 时，进位输出 为 C  i，跟 C  i  之前的逻辑有关。 下面推导 4 位超前进位加法器。设 4 位加数和被加数为 A 和 B，进位输入为 Cin，进位输出为 Cout,对于第 i 位的进位产生 Gi = Ai·Bi ,进位传递 Pi=Ai+Bi , i=0,1,2,3。于是这各级进位输出， 递归的展开 Ci，有： C  0  = C  in C  1  =G  0  + P  0  ·C  0 C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 ?C0 C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0 C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P  3  ·P  2  ·P  1  ·P  0  ·C  0  （1-3） C  out=C  4 由此可以看出，各级的进位彼此独立产生，只与输入数据 Ai、Bi 和 Cin 有关。 2、接口说明 表 1： 32 位超前进位加法器接口信号说明表 4位CLA4位CLAm3 m3m2 m24位BCLAm1 m1m0 m04位CLA4 4位 CLA 4位 CLA m3 m3 m2 m2 4位BCLA m1 m1 m0 m0 4位 CLA 4位 CLA 4位 CLA m7 m7 m6 m6 4位BCLA m5 m5 m4 m4 4位 CLA 4位 CLA 4位 CLA C 32 x1 x1 C 16 gx1 4位BCLA x0 x0 序号 接口信号名称 方向 说明 备注 1 A[31:0] I 输入数据 2 B[31:0] I 输入数据 3 S[31:0] O 加法结果 4 count O 最高位进位 、结构框图 A  31~28  B31~28  A  27~24  B27~24  A  23~20  B23~20  A  19~16  B19~16  A  15~12  B15~12  A  11~8  B11~8  A  7~4  B7~4  A  3~0  B3~0 C  28  C  24  C  20  C  12  C  8  C  4  C  0 g p  S  31~28  g p  S  27~24  g  p  S  23~20  g p  S  19~16  g p  S  15~12  g p  S  11~8  g p  S  7~4  g p  S  3~0 16位CLA g p g p 、、  实验方案 方案一：分为两个模块：1 个 4 位 add_4 和 1 个 add_32，其中 add_32 调用 4 个 add_4. 首先设计 4 位超前进位加法器： 框图如下： 设计好四位的之后，开始调用四位的实现 32 位的。 方案二：分为五个模块：（1）