FPGA的波形发生器.docxVIP

西北工业大学 课 程 设 计 报 告 题  目:  波形发生器 学  院:  电子信息学院 班  级:学生（学号）: 2012301995 学生（姓名）:  张雨 日期: 2014 年 1 月 20 日 摘 要 本设计基于 FPGA 开发板，利用硬件描述语言 Verilog 进行编 程，通过 DDS 数字频率合成实现频率可调的正弦波、三角波、方波 简易发生器。 本文所设计的内容就是基于 Altera 公司的现场可编程门阵列 （FPGA）实现数字信号发生器的设计，FPGA 具有密度高，功耗低， 体积小，可靠性高等特点，设计时可以不必过多考虑具体硬件连接； 本设计中应用 Verilog 硬件描述语言进行描述，使该数字信号发生 器可以产生正弦波、方波、三角波、锯齿波四个独立的波形，并能 对所产生的四种波形的频率和进行调节。设计输出频率范围是 1kz———10kHz 步进是 1KHZ，测量的结果在数码管上显示 。 关键词： FPGA Verilog PS2 协议 IIC 协议 PCF8591 目  录 目录 课程设计目的???????????????????????4 设计任务与要求?????????????????????4 方案设计与论证?????????????????????5 单元电路设计与参数计算?????????????11 遇到问题的解决方法?????????????????13 结论与心得?????????????????????????14 参考文献???????????????????????????15 附录???????????????????????????????16 题目：波形发生器 一、 课程设计目的 巩固和加深所学电子技术课程的基本知识， 提高综合运用所 学知识的能力； 培养学生根据课题需要选用参考书、查阅手册、图表和文献 资料的能力，提高学生独立解决工程实际问题的能力； 通过设计方案的分析比较、设计计算、元件选绎及电路安装 调试等环节．初步掌握单实用电路的工程设计方法； 提高学生的动手能力．掌握常用仪器设备的正确使用方法， 学会对简单实用电路的实验调试和对整机指标的测试方法； 5)了解与课题有关的电路以及元器件的工程技术规范，能按课 程设计任务书的要求编写设计说明书，能正确反映设计和实验成 果，能正确绘制电路图等． 二、 设计任务与要求 一）  任务： 利用 Verilog HDL 或 VHDL 硬件描述语言及 FPGA 开发板实现 波形发生器和学号循环显示。 二）  设计要求： 1、显示学号 采用数码管显示； 循环显示 2 个人的学号后四位； 2、根据按键输出波形 根据按键输入不同，分别输出正弦波、方波、三角波 (频率=1KHz)； 根据按键改变频率(频率变化范围:1KHz-10KHz，每次 频率变化 1KHz)； 输出频率在数码管上显示 三、 方案设计与论证 1、显示学号：直接给数码管赋值显示学号，设计时钟频率，控制跳 变。 频率部分：开发板的时钟脉冲是 50MHz,作为显示脉冲频率太高， 因而首先进行分频，分到肉眼可辨别的频率； 显示计数部分：要求循环显示两人的学号后四位，当 CP 脉冲的 上升沿到来的时候对其进行计数，直到 cnt 32d49_999_999 3 )数码管显示部分：对于 2 ）中的 CP 脉冲上升沿的计数，前两个 数码管显示输出 19 部分，后两面数码管当 cnt = 32d24_999_999 的时候显示 79，否则显示 88，即能实现学号后四位的循环显示 [7] [7] 2、根据按键输出波形 （一） 总体方案实现及系统框图 该设计以 FPGA 开发平台为核心，将各波形的幅值／相位量化数 据存储在 ROM 内，按照设定频率，以相应频率控制字 k 为步进，对 相位进行累加，以累加相位值作为地址码读取存放在存储器内的波 形数据，经 D／A 转换和幅度控制、滤波即可得到所需波形。波形发 生器采取全数字化结构，用硬件描述语言 Verilog 设计实现其频率 可调可显示。经开发平台的 D／A 转化和外加滤波整形处理波形数据， 理论上能够实现任意频率的各种波形。 DDS 电路一般由参考时钟、相位累加器、波形存储器、D/A 转 换器（DAC）和低通滤波器（LPF）组成 。其结构框图如图 2.5 所 示。 波形存储器参 波形 存储器 参考时钟 LPF N位 寄存器 N位 加法器 N  相位累加器 频率控制字 K  N N A D  DAC  f  o 图 2.5 DDS 基本结构框图 其中， f c 为参考时钟频率， K 为频率控制字， N 为相位累加器 位数， A 为波形存储器位数， D 为波形存储器的数据位字长和 D/A 转换器位